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J-GLOBAL ID：200903082540991202

電界効果トランジスタ

Inventor： 本多 晃
Applicant, Patent owner： 日本インター株式会社
Agent (1)： 荒船 博司 (外1名)
Gazette classification：公開公報
Application number (International application number)：1998209688
Publication number (International publication number)：2000040818
Application date： Jul. 24, 1998
Publication date： Feb. 08, 2000
Summary：

【要約】【課題】 縦型パワーMOSFETにおいて、面積効率を損なわずにソース-ドレイン間に高電圧が印加された際の素子の破壊を防止する構造を提供する。【解決手段】 本発明のFETは、n型ソース領域15を有するp型ベース領域14が多数配列されている。これらp型ベース領域14を囲むようにp型アクティブガード領域16が形成されている。p型アクティブガード領域16の内周側は、n型ソース領域17を有し、FETとして機能する。p型アクティブガード領域16の外周側は、素子の他の部分より降伏電圧が低くされ、ソース-ドレイン間に高い電圧がかかった際にここで降伏が起こる。また、p型アクティブガード領域16の外周側と内周側との間には、n型横電流抑止領域18が形成されている。これにより、降伏が起きた際には、p型アクティブガード領域16の外周側に接続されたソース電極に降伏電流が流れ、内周側には流れない。

Claim (excerpt)：

第一導電形半導体ドレイン層と、該第一導電形半導体ドレイン層の裏面側に設けられたドレイン電極と、上記第一導電形半導体ドレイン層の表層部に設けられた第二導電形半導体領域と、該第二導電形半導体領域に設けられた第一導電形半導体ソース領域と、該第一導電形半導体ソース領域の一部と上記第一導電形半導体ドレイン層の一部とこれらの間に挟まれた上記第二導電形半導体領域の一部とに跨るように設けられるとともに、これら第一導電形半導体ソース領域、第一導電形半導体ドレイン層及び第二導電形半導体領域との間にゲート絶縁膜を介して配置されるゲート電極と、上記第一導電形半導体ソース領域及び上記第二導電形半導体領域に接続されるソース電極とを備え、かつ、上記第一導電形半導体ソース領域と上記第一導電形半導体ドレイン層の一部とこれらの間に挟まれた上記第二導電形半導体領域の一部とを有してトランジスタとして機能する部分が多数備えられたアクティブ領域を上記第一導電形半導体ドレイン層に有する電解効果トランジスタであって、上記第一導電形半導体ドレイン層の上記アクティブ領域の縁部に配置されるとともに上記第一導電形半導体ソース領域を有する上記第二導電形半導体領域の外側に、該第二導電形半導体領域と一体に接合された状態で第二導電形半導体ガード領域が設けられ、該第二導電形半導体ガード領域と、該第二導電形半導体ガード領域の外側の上記第一導電形半導体ドレイン層との境界面が電界集中を起こす曲面とされ、かつ、上記第二導電形半導体ガード領域に上記ソース電極が接続され、上記第二導電形半導体ガード領域の上記ソース電極との接点部分と、上記第二導電形半導体ガード領域に接合された状態の上記第二導電形半導体領域の上記第一導電形半導体ソース領域との間に、第一導電形半導体横電流抑止領域が形成されていることを特徴とする電界効果トランジスタ。