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J-GLOBAL ID：200903082783805156

半導体装置の製造方法

Inventor： 伊藤 元昭
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1991198184
Publication number (International publication number)：1993047794
Application date： Aug. 08, 1991
Publication date： Feb. 26, 1993
Summary：

【要約】 (修正有)【目的】 SOI 構造のMISFETに関し,下地絶縁層との界面近傍におけるキャリヤの蓄積に起因する基板フロート効果の防止を目的とする。【構成】 ゲート電極をマスクとして, 斜めイオン注入によりソース領域4の底部近傍を選択的に非晶質化して, ソース領域4とチャネル領域6との間の接合の一部をリーク電流が流れやすくする。これにより, 下地絶縁層1との界面近傍の前記蓄積キャリヤがソース領域4から外部へ除去され, MISFETの動作が安定化し,かつ,信頼性も向上する。

Claim (excerpt)：

絶縁層上に形成された一導電型の半導体層の表面に画定されたチャネル領域上に延在するゲート電極を形成する第1の工程と,該ゲート電極をマスクとして該表面に垂直方向から該半導体層に反対導電型の不純物をイオン注入して一導電型の該チャネル領域と接合をなす反対導電型のソースおよびドレイン領域を形成する第2の工程と,該ドレイン領域に該ゲート電極の射影が生じる斜め方向から該ソース領域に反対導電型不純物を所定深さにイオン注入して該チャネル領域との間の前記接合の一部を選択的に破壊する第3の工程とを含むことを特徴とする半導体装置の製造方法。

IPC (4)：

H01L 21/336 ,  H01L 29/784 ,  H01L 21/265 ,  H01L 27/12

FI (3)：

H01L 29/78 311 Z ,  H01L 21/265 V ,  H01L 21/265 F