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J-GLOBAL ID：200903082898299866

半導体装置の製造方法

Inventor： 戸井田 孝志 ,  佐藤 裕則
Applicant, Patent owner： シチズン時計株式会社
Gazette classification：公開公報
Application number (International application number)：1993072770
Publication number (International publication number)：1994260494
Application date： Mar. 09, 1993
Publication date： Sep. 16, 1994
Summary：

【要約】【構成】 半導体基板11に素子分離絶縁膜13を形成し、ゲート絶縁膜15を形成し、ゲート電極材料17と耐酸化膜19と多結晶シリコン膜21とを順次形成する工程と、多結晶シリコン膜をパターニングし、このパターニングした多結晶シリコン膜に整合した領域の半導体基板に不純物を導入して低濃度領域23を形成する工程と、酸化処理を行い多結晶シリコン膜表面に酸化シリコン膜27を形成する工程と、耐酸化膜とゲート電極材料とを酸化シリコン膜に整合するようにエッチングし、ゲート電極29を形成し、不純物を半導体基板に導入して高濃度領域25を形成する工程とを有する。【効果】 酸化シリコン膜の膜厚により、低濃度領域の長さを制御している。このため低濃度領域の長さのばらつきがきわめて小さくなり、したがってMOSトランジスタの特性ばらつきを抑えることができる。

Claim (excerpt)：

第1導電型の半導体基板の素子分離領域に素子分離絶縁膜を形成し、ゲート絶縁膜を形成し、ゲート電極材料と耐酸化膜と多結晶シリコン膜とを順次形成する工程と、多結晶シリコン膜をパターニングし、このパターニングした多結晶シリコン膜に整合した領域の半導体基板に第2導電型の不純物を導入して低濃度領域を形成する工程と、酸化処理を行い多結晶シリコン膜表面に酸化シリコン膜を形成する工程と、耐酸化膜とゲート電極材料とを酸化シリコン膜に整合するようにエッチングし、ゲート電極を形成し、第2導電型の不純物を半導体基板に導入して高濃度領域を形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 21/336 ,  H01L 29/784