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J-GLOBAL ID：200903082998559016
ヘテロ接合バイポーラトランジスタおよびその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
小鍜治 明 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992165849
Publication number (International publication number)：1994013395
Application date： Jun. 24, 1992
Publication date： Jan. 21, 1994
Summary：
【要約】【目的】 低電流領域および微細素子サイズにおいて高電流利得が得られ、かつ素子の微細化によるエミッタ抵抗の増加もない高性能な素子を高歩留りで得る。【構成】 基板1上に、コレクタコンタクト層2と、コレクタ層3と、不純物濃度が2x1019cm-3のp型GaAsからなるベース層4と、不純物濃度が5x1017cm-3、膜厚が60nmであるN型Al0.3Ga0.7Asからなる第1エミッタ層21と、N型In0.5Ga0.5Pからなる第2エミッタ層22と、高濃度n型GaAsからなるエミッタキャップ層6とを積層した多層膜構造材料を有し、前記第2エミッタ層22の横幅が前記エミッタキャップ層6および前記第1エミッタ層21の横幅よりも狭いエミッタメサ形状とし、空乏化した外部第1エミッタ領域21aと、前記第2エミッタ層22よりも広い面積でエミッタ電極7と接している前記第1エミッタ層21とを有する。
Claim (excerpt)：
少なくともエミッタ層がベース層よりも禁制帯幅の広い材料からなるヘテロ接合バイポーラトランジスタにおいて、基板上に、第1導電型のコレクタ層、第2導電型のベース層、第1導電型であって前記ベース層よりも禁制帯幅の広い材料からなる第1エミッタ層および第2エミッタ層、第1導電型であって前記第1エミッタ層および前記第2エミッタ層よりも低抵抗であるエミッタキャップ層の少なくとも5層がこの順に積層され、前記第2エミッタ層の横幅が前記第1エミッタ層および前記エミッタキャップ層の横幅よりも狭く、かつ前記第2エミッタ層と接していない前記第1エミッタ層部分は空乏化していることを特徴としたヘテロ接合バイポーラトランジスタ。
IPC (3)：
H01L 21/331
, H01L 29/73
, H01L 29/205
