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J-GLOBAL ID：200903083119997664

半導体装置

Inventor： 富井 和志 ,  長浜 英雄 ,  杉浦 義幸
Applicant, Patent owner： 松下電工株式会社
Agent (1)： 石田 長七 (外2名)
Gazette classification：公開公報
Application number (International application number)：1996070694
Publication number (International publication number)：1997260503
Application date： Mar. 26, 1996
Publication date： Oct. 03, 1997
Summary：

【要約】【課題】pn接合によって素子分離が行われ、電界集中による耐圧低下が抑制されて高耐圧IC化が可能な半導体装置を提供する。【解決手段】 pn接合によって素子分離が行われる横型電界効果トランジスタのドレイン電極10に接続され他の素子領域上に引き出されるドレイン電極配線10a下方にドレイン電極配線10aと交差するような形状の導電層12を形成した。ここで、導電層12は断面形状が階段状であって、下段層12aがp+形素子分離領域3上に直接形成され、上段層12bがドレイン電極配線10aとn形半導体エピタキシャル層2との間に絶縁膜11を介して形成され、導電層12はp+ 形素子分離領域3を介してp形半導体基板1と電気的に接続されている。

Claim (excerpt)：

第1導電形の半導体基板と、前記半導体基板の主表面上に形成された第2導電形の半導体エピタキシャル層と、前記半導体エピタキシャル層の主表面側で前記半導体エピタキシャル層内に離間して形成された第2導電形のドレイン領域及び第2導電形のソース領域と、前記半導体エピタキシャル層内に前記ソース領域を囲むように形成された第1導電形のチャネル形成用領域と、前記各領域を隣接する素子と電気的に絶縁分離するために前記半導体エピタキシャル層内に前記半導体エピタキシャル層の主表面から前記半導体基板に達する深さまで形成された第1導電形の素子分離領域と、前記ソース領域と前記半導体エピタキシャル層との間に介在する前記チャネル形成用領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン領域上に形成されたドレイン電極と、前記ソース領域と前記ソース領域に隣接した前記素子分離領域との上に形成されるソース電極と、前記ドレイン電極に接続され絶縁膜を介して前記ドレイン領域の上方から前記ソース領域が存在しない方向の前記素子分離領域の上方に亙って形成されたドレイン電極配線と、前記ドレイン電極配線の下方で前記ドレイン電極配線と交差し且つ一部が前記素子分離領域に電気的に接続された導電層とを有することを特徴とする半導体装置。

IPC (4)：

H01L 21/8234 ,  H01L 27/088 ,  H01L 29/06 ,  H01L 29/78

FI (3)：

H01L 27/08 102 D ,  H01L 29/06 ,  H01L 29/78 301 W