Pat
J-GLOBAL ID：200903083811355052
半導体装置
Inventor：
Applicant, Patent owner：
Agent (1)：
京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1995032175
Publication number (International publication number)：1996227900
Application date： Feb. 21, 1995
Publication date： Sep. 03, 1996
Summary：
【要約】【目的】エピタキシャル層の膜厚のバラツキにより特性が影響されず、LSI形成の基板の不純物濃度に関係なく所定の空乏層の伸長による所望するする相互コンダクタンスが得られ、オン電流により他の回路素子に悪影響を及ぼさず、かつバラツキを小にして所定のチャネル形状が得られる接合型FETを具備した半導体装置を提供する。【構成】N型の半導体層2と、半導体層2の表面より内部に形成されたN型のソース拡散層3と、ソース拡散層3よりX方向に離間した位置に半導体層2の表面より内部に形成されたNドレイン拡散層4と、ソース拡散層3とドレイン拡散層4との間において、Y方向に配列されたP型の複数の単位ゲート拡散層5Sから構成されたP型のゲート拡散層とを具備し、単位ゲート拡散層間の半導体層2の箇所がチャネル領域6となっている接合型FETを有する半導体装置。
Claim (excerpt)：
第1導電型の半導体層と、前記半導体層の表面より内部に形成された第1導電型のソース拡散層と、前記ソース拡散層より第1の方向に離間した位置に前記半導体層の表面より内部に形成された第1導電型のドレイン拡散層と、前記ソースおよびドレイン拡散層間において前記半導体層に形成された第2導電型のゲート拡散層とを有する接合型FETを具備する半導体装置において、前記ゲート拡散層の側面側の前記半導体層の箇所がチャネル領域となっていることを特徴とする半導体装置。
IPC (2)：
H01L 21/337
, H01L 29/808
