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J-GLOBAL ID：200903083828659446

半導体記憶装置およびその製造方法

Inventor： 中村 明弘
Applicant, Patent owner： ソニー株式会社
Agent (1)： 佐藤 隆久
Gazette classification：公開公報
Application number (International application number)：1998272181
Publication number (International publication number)：2000101052
Application date： Sep. 25, 1998
Publication date： Apr. 07, 2000
Summary：

【要約】【課題】微細化に適し、より簡略化された製造工程で形成可能である、フローティングゲート型の不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】半導体基板1上に形成された複数の素子形成領域と、前記素子形成領域を相互に隔離する、絶縁膜9が埋め込まれた素子分離用溝2と、前記素子形成領域の上層に形成されたトンネル絶縁膜5と、導電体からなるフローティングゲート15と、中間絶縁膜16と、導電体からなるコントロールゲート19と、前記素子形成領域の表面に所定の間隔をあけて形成された、ソース/ドレイン領域とを有する半導体記憶装置において、前記フローティングゲート15は単層の導電体層からなり、その上端が、前記素子分離用溝2内の前記絶縁膜9の上端よりも高い位置にある半導体記憶装置およびその製造方法。

Claim (excerpt)：

半導体基板上に形成された、複数の素子形成領域と、前記素子形成領域を相互に隔離する、絶縁膜が埋め込まれた素子分離用溝(トレンチ)と、前記素子形成領域の上層に形成されたトンネル絶縁膜と、前記トンネル絶縁膜の上層に形成された、導電体からなるフローティングゲートと、前記フローティングゲートの上面および側面を被覆する、中間絶縁膜と、前記中間絶縁膜の上層に形成された、導電体からなるコントロールゲートと、前記素子形成領域の表面に所定の間隔をあけて形成された、ソース領域およびドレイン領域とを有する半導体記憶装置において、前記フローティングゲートは単層の導電体層からなり、前記フローティングゲートの上端は、前記素子分離用溝に埋め込まれた前記絶縁膜の上端よりも高い位置にある半導体記憶装置。

IPC (5)：

H01L 27/115 ,  H01L 21/76 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3)：

H01L 27/10 434 ,  H01L 21/76 L ,  H01L 29/78 371

F-Term (32)：

5F001AA43 ,  5F001AB02 ,  5F001AD12 ,  5F001AD60 ,  5F001AG07 ,  5F001AG28 ,  5F001AG40 ,  5F032AA34 ,  5F032AA44 ,  5F032BB06 ,  5F032CA11 ,  5F032CA17 ,  5F032DA24 ,  5F032DA25 ,  5F032DA33 ,  5F032DA78 ,  5F032DA80 ,  5F083EP13 ,  5F083EP22 ,  5F083EP55 ,  5F083GA22 ,  5F083GA28 ,  5F083JA04 ,  5F083JA35 ,  5F083JA53 ,  5F083NA01 ,  5F083PR05 ,  5F083PR29 ,  5F083PR39 ,  5F083PR40 ,  5F083ZA05 ,  5F083ZA07