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J-GLOBAL ID：200903083881180918

モノリシック集積型エンハンスメントモードおよびデプリーションモードFETおよびその製造方法

Inventor：
ウォールムース,ウォルター エイ.

About ウォールムース,ウォルター エイ.


Applicant, Patent owner：
トライクウィント セミコンダクター,インコーポレーテッド

About トライクウィント セミコンダクター,インコーポレーテッド


Agent (1)： 内原 晋
Gazette classification：公表公報
Application number (International application number)：2006541197
Publication number (International publication number)：2007512705
Application date： Oct. 26, 2004
Publication date： May. 17, 2007
Summary：
【課題】 製造コストを低減し品質の均一性および安定性を高めたモノリシック集積型エンハンスメントモード/デプリーションモードFETデバイスを提供する。【解決手段】 単一の半導体多層構造でデプリーションモード(Dモード)FETをエンハンスメントモード(Eモード)FETとモノリシックに集積回路化する。上記多層構造にはチャネル層を設け、その上に障壁層をオーバーレイし、さらにその上にオームコンタクト層をオーバーレイする。これらDモードFETおよびEモードFETのソースコンタクトおよびドレーンコンタクトをオームコンタクト層に接続する。またDモードFETおよびEモードFETのゲートコンタクトを障壁層に接続する。障壁層の中のEモードゲートコンタクトの下に非晶質化領域を設ける。この非晶質化領域が障壁層との間の埋込みEモードSchottkyコンタクトを構成する。代わりに実施例ではDモードFETのゲートコンタクトを障壁層にオーバーレイした第1の層に接続し、その第1の層の中にDモード非晶質化領域を形成する。【選択図】図6
Claim (excerpt)：
集積回路であって、 多層構造の中にデプリーションモード(Dモード)電界効果トランジスタ(FET)およびエンハンスメントモード(Eモード)FETを含み、 前記多層構造が、半導体基板、すなわちチャネル層とその層を覆って形成した障壁層とその障壁層を覆って形成した第1の層とを含む複数のエピタキシャル層であって前記DモードFETおよび前記EモードFETに共通な複数のエピタキシャル層をオーバーレイした半導体基板を含み、 前記DモードFETおよびEモードFETの各々がソースコンタクト、ドレーンコンタクトおよびゲートコンタクトを含み、 前記DモードFETおよびEモードFETのそれぞれの前記ソースコンタクトおよびドレーンコンタクトが前記第1の層に接続され、前記DモードFETおよびEモードFETの各々の前記ゲートコンタクトが前記障壁層に接続されている 集積回路。
IPC (5)：
H01L 27/095 ,  H01L 21/338 ,  H01L 29/778 ,  H01L 29/812 ,  H01L 21/28
FI (6)：
H01L29/80 E ,  H01L29/80 H ,  H01L29/80 F ,  H01L21/28 301B ,  H01L21/28 301R ,  H01L29/80 M
F-Term (40)：
4M104AA01 ,  4M104AA02 ,  4M104AA03 ,  4M104AA04 ,  4M104AA05 ,  4M104BB04 ,  4M104BB05 ,  4M104BB06 ,  4M104BB07 ,  4M104BB13 ,  4M104CC03 ,  4M104DD83 ,  4M104FF17 ,  4M104FF27 ,  4M104FF31 ,  4M104GG12 ,  5F102GA02 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ05 ,  5F102GK05 ,  5F102GK06 ,  5F102GK08 ,  5F102GL04 ,  5F102GL07 ,  5F102GM04 ,  5F102GM06 ,  5F102GM07 ,  5F102GN04 ,  5F102GQ01 ,  5F102GR04 ,  5F102GR10 ,  5F102GS02 ,  5F102GT03 ,  5F102GT04 ,  5F102HC01 ,  5F102HC05 ,  5F102HC15 ,  5F102HC21
Patent cited by the Patent：
Cited by applicant (14)
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Cited by examiner (4)
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