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J-GLOBAL ID：200903084016860047
半導体装置
Inventor：
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Applicant, Patent owner：
Agent (1)：
佐藤 一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1992246619
Publication number (International publication number)：1994097449
Application date： Sep. 16, 1992
Publication date： Apr. 08, 1994
Summary：
【要約】【目的】 電流効率を高めた半導体装置(U字型MOSFET)を提供する。【構成】 本発明のU字型MOSFETは、ドレインとして機能する第1導電型の半導体基板1と、その基板1上に形成されたエピタキシャル層3と、そのエピタキシャル層3の表面に形成された第2導電型の第1拡散層4と、その第1拡散層4の表面に形成され、ソースとして機能する、第1導電型の第2拡散層7と、前記第1及び第2拡散層4,7を貫通し、前記エピタキシャル層3に達する第1トレンチ5と、その第1トレンチ5内に形成され、ゲートとして機能する導電層と、前記基板1から前記エピタキシャル層3に延びる第1導電型の埋め込み層2と、前記エピタキシャル層3の表面から前記埋め込み層2に向けて延び、底部が前記埋め込み層に達し、且つ前記第1拡散層の最外縁部を囲む、枠状の第2トレンチ11と、を備えるものとして構成される。
Claim (excerpt)：
第1導電型の半導体基板と、前記基板の表面に枠状に形成された第1導電型の埋め込み層と、その基板上に形成されたエピタキシャル層と、そのエピタキシャル層の表面に形成された第2導電型の第1拡散層と、前記エピタキシャル層の表面から前記埋め込み層に向けて延び、底部が前記埋め込み層に達し、且つ前記第1拡散層の最外縁部を囲む、枠状の第2トレンチと、を備える、半導体装置。
Patent cited by the Patent：
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