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J-GLOBAL ID：200903084038645301

出力バッファ回路

Inventor： 榎本 典弘
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 野田 茂
Gazette classification：公開公報
Application number (International application number)：1998124026
Publication number (International publication number)：1999298309
Application date： Apr. 16, 1998
Publication date： Oct. 29, 1999
Summary：

【要約】【課題】 出力状態変化時にリンギングを低下できる出力バッファ回路を提供すること。【解決手段】 入力電圧Vinを第1インバータ1で反転させた第1反転電圧とバッファ回路2で遅延させた遅延電圧との論理和レベルに応じてPチャネルMOSトランジスタP1,P2をオンさせ、第1反転電圧と遅延電圧との論理積レベルに応じてNチャネルMOSトランジスタN1,N2をオンさせる。遅延電圧を第2インバータ3で反転した第2反転電圧のレベルに応じてオンしたPチャネルMOSトランジスタP3の抵抗をPチャネルMOSトランジスタP1,P2のオン時の抵抗に付加し、第2反転電圧のレベルに応じてオンしたNチャネルMOSトランジスタN3の抵抗をNチャネルMOSトランジスタN1,N2のオン時の抵抗に付加して、出力バッファ回路の出力変化時の電流を抑制して、リンギングを低減する。

Claim (excerpt)：

入力電圧を所定回数反転および所定時間遅延させる遅延回路と、前記遅延回路において最初に反転された反転電圧と遅延された入力電圧の論理和をとるオア回路と、前記遅延回路において最初に反転された反転電圧と遅延電圧の論理積をとるアンド回路と、前記オア回路で得られた論理和に応じてオンあるいはオフとなり、オン時に出力をハイレベルにする第1導電性の第1の1対のMOSトランジスタと、前記アンド回路で得られた論理積に応じてオンあるいはオフとなり、オフ時に出力をローレベルにする第2導電性の第2の1対のMOSトランジスタと、前記遅延回路の出力レベルに応じてオンあるいはオフが互いに逆となり、それぞれオン時に前記第1の1対のMOSトランジスタあるいは前記第2の1対のMOSトランジスタにオン抵抗を付加する第1導電性および第2導電性の第3の1対のMOSトランジスタと、を備えることを特徴とする出力バッファ回路。

IPC (3)：

H03K 17/16 ,  H03K 17/687 ,  H03K 19/0175

FI (3)：

H03K 17/16 H ,  H03K 17/687 F ,  H03K 19/00 101 F