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J-GLOBAL ID：200903084100017550

半導体装置の製造方法

Inventor： 堀江 博 ,  今井 雅彦 ,  伊藤 明男
Applicant, Patent owner： 富士通株式会社
Agent (1)： 柏谷 昭司 (外1名)
Gazette classification：公開公報
Application number (International application number)：1994177929
Publication number (International publication number)：1996046032
Application date： Jul. 29, 1994
Publication date： Feb. 16, 1996
Summary：

【要約】【目的】 半導体装置の製造方法に関し、バイアスECR法を用いることにより表面が平坦化された素子間分離用の埋め込み酸化膜を再現性良く形成する。【構成】 半導体基体1上に第1のエッチングストップ層3を形成したのち、前記半導体基体1をエッチングすることにより開口部4を形成し、次いで、前記開口部4が完全に埋まるようにバイアスECR法を用いて酸化膜6を堆積させたのち前記酸化膜6上に第2のエッチングストップ層7を堆積させ、次いで、研磨により前記第2のエッチングストップ層7の凸部を除去し、次いで、前記第2のエッチングストップ層7をマスクにして前記酸化膜6をエッチングすることにより前記第1のエッチングストップ層3を露出させ、次いで、前記第1及び第2のエッチングストップ層3,7をエッチングにより除去し、最後に前記露出した酸化膜6を研磨して表面を平坦化する。

Claim (excerpt)：

半導体基体上に第1のエッチングストップ層を形成する工程、前記第1のエッチングストップ層及び前記半導体基体をエッチングすることにより開口部を形成する工程、前記開口部が完全に埋まるようにバイアスECR法により酸化膜を堆積させる工程、前記酸化膜上に第2のエッチングストップ層を堆積させる工程、研磨により前記第2のエッチングストップ層の凸部を除去する工程、前記第2のエッチングストップ層をマスクにして前記酸化膜をエッチングして前記第1のエッチングストップ層を露出させる工程、前記第1及び第2のエッチングストップ層をエッチングにより除去する工程、前記露出した酸化膜を研磨して表面を平坦化する工程、を順次行うことを特徴とする半導体装置の製造方法。

IPC (4)：

H01L 21/762 ,  H01L 21/205 ,  H01L 21/304 321 ,  H01L 21/316