Pat

J-GLOBAL ID：200903084167990279

積層型電歪/圧電素子

Inventor： 後藤 亢亮 ,  中野 寿 ,  村上 一貫
Applicant, Patent owner： 富士電気化学株式会社
Agent (1)： 茂見 穰
Gazette classification：公開公報
Application number (International application number)：1993261594
Publication number (International publication number)：1995094796
Application date： Sep. 24, 1993
Publication date： Apr. 07, 1995
Summary：

【要約】【目的】 ビア接続部の破断の有無、ビア接続部と内部電極との間の接続不良の有無を完全に且つ簡単に検出できるようにする。【構成】 多数の電歪/圧電効果を示す材料層32が内部電極34を介して積層され、その各内部電極を1層おきにビア接続部により電気的に接続すると共に、1層おきに接続した同極となる内部電極群を対応する外部端子電極に接続する構造である。そして、内部電極間をビア接続する毎にビア接続部の位置をずらせて必ず内部電極を経由して接続されるようにし、且つ積層方向の両端部にそれぞれ1対の外部端子電極38を配置して、同極となる内部電極群を積層方向の両端部にそれぞれ位置し対応する外部端子電極に接続するように構成する。

Claim (excerpt)：

多数の電歪/圧電効果を示す材料層が内部電極を介して積層され、その各内部電極を1層おきにビア接続部により電気的に接続すると共に、1層おきに接続した同極となる内部電極群を対応する外部端子電極に接続した構造の素子において、内部電極間をビア接続する毎にビア接続部の位置をずしせて必ず内部電極を経由して接続されるようにし、且つ積層方向の両端部にそれぞれ1対の外部端子電極を配置して、同極となる内部電極群を積層方向の両端部にそれぞれ位置し対応する外部端子電極に接続することを特徴とする積層型電歪/圧電素子。