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J-GLOBAL ID：200903084168268780

半導体装置の製造方法

Inventor： 吉田 宏
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 金田 暢之 (外2名)
Gazette classification：公開公報
Application number (International application number)：1999022514
Publication number (International publication number)：2000223601
Application date： Jan. 29, 1999
Publication date： Aug. 11, 2000
Summary：

【要約】 (修正有)【課題】 工程数を削減できると共に、素子サイズの縮小が可能な製造方法を提供する。【解決手段】 CMOSのゲート電極、及びイオン注入エミッタ構造のV-PNP形成領域のマスクとして、内部に酸化膜を1層又は複数層含む多結晶シリコン層を形成し、該CMOSゲート電極及びマスクを含む基板全面に第2の酸化膜を形成し、少なくともバイポーラトランジスタのコレクタコンタクト及びエミッタコンタクト形成部位の第1および第2の酸化膜を除去し、前記多結晶シリコン層19をパターニング時にV-PNPのエミッタコンタクト部22の前記多結晶シリコン層を除去すると同時に、NPN及びPNPのコレクタ部24,23のシリコンをエッチングする工程、とを有する。

Claim (excerpt)：

バーティカル型PNPおよびNPNバイポーラトランジスタ(以下、V-PNPおよびV-NPNと記す)を組み込んだBiCMOSの製造方法において、少なくとも(1)P型シリコン基板上に素子領域を画定するフィールド酸化膜を形成した後、基板表面に第1の酸化膜を形成する工程、(2)CMOSのゲート電極、及びイオン注入エミッタ構造のV-PNP形成領域のマスクとして、内部に酸化膜を1層又は複数層含む多結晶シリコン層を形成する工程、(3)該CMOSゲート電極及びマスクを含む基板全面に第2の酸化膜を形成し、少なくともバイポーラトランジスタのコレクタコンタクト及びエミッタコンタクト形成部位の第1および第2の酸化膜を除去する工程、(4)前記多結晶シリコン層をパターニング時にV-PNPのエミッタコンタクト部の前記多結晶シリコン層を除去すると同時に、NPN及びPNPのコレクタ部のシリコンをエッチングする工程、とを有する前記製造方法。

IPC (8)：

H01L 21/8249 ,  H01L 27/06 ,  H01L 21/28 301 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8222 ,  H01L 21/8228 ,  H01L 27/082

FI (5)：

H01L 27/06 321 F ,  H01L 21/28 301 R ,  H01L 27/04 C ,  H01L 27/06 101 U ,  H01L 27/08 101 C

F-Term (49)：

4M104AA01 ,  4M104BB01 ,  4M104CC01 ,  4M104DD08 ,  4M104DD43 ,  4M104DD63 ,  4M104FF24 ,  4M104FF27 ,  4M104GG06 ,  4M104GG09 ,  4M104HH14 ,  5F038AC05 ,  5F038AV05 ,  5F038AV06 ,  5F038EZ01 ,  5F038EZ14 ,  5F038EZ15 ,  5F038EZ20 ,  5F048AA01 ,  5F048AA05 ,  5F048AA09 ,  5F048AC05 ,  5F048AC10 ,  5F048BA01 ,  5F048BB05 ,  5F048BE03 ,  5F048BF03 ,  5F048BF07 ,  5F048BF17 ,  5F048BG12 ,  5F048CA03 ,  5F048CA12 ,  5F048CA14 ,  5F048DA06 ,  5F048DA07 ,  5F048DA08 ,  5F048DA25 ,  5F082AA02 ,  5F082AA08 ,  5F082BA04 ,  5F082BA21 ,  5F082BA26 ,  5F082BC04 ,  5F082BC09 ,  5F082BC13 ,  5F082DA03 ,  5F082DA10 ,  5F082EA13 ,  5F082EA27