Pat

J-GLOBAL ID：200903084207689348

薄膜キャパシタの製造方法

Inventor： 山道 新太郎 ,  渡辺 啓仁 ,  橋本 敏己 ,  佐久間 敏幸
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993083684
Publication number (International publication number)：1994302764
Application date： Apr. 12, 1993
Publication date： Oct. 28, 1994
Summary：

【要約】【目的】容量の下部電極の微細加工プロセスを省略し、リーク電流の増加を抑える。【構成】基板上の所望の領域に下部電極、高誘電率の誘電体、上部電極を順次積層する薄膜キャパシタの製造方法であって、容量形成領域以外に層間絶縁膜を形成し下部電極の材料を成膜した後、第2の層間絶縁膜で平坦化を行いエッチバックにより不要な下部電極の材料、層間絶縁膜を除去して下部電極の表面を露出させ、高誘電率の誘電体、上部電極を積層して容量を形成する。

Claim (excerpt)：

基板上のキャパシタ形成領域に下部電極、高誘電率の誘電体膜および上部電極を順次積層する薄膜キャパシタの製造方法において、前記基板上に第1の部材を形成する工程と、前記第1の部材に前記キャパシタ形成領域を区画する開口部を形成する工程と、前記開口部内および前記第1の部材上の全面に前記下部電極を構成する材料膜を成膜して前記開口部内に前記下部電極を形成する工程と、前記開口部の内部を含む前記材料膜の全面上に第2の部材を形成しその上面を平坦化する工程と、平坦化された前記第2の部材の上面より該第2の部材をエッチバックして前記第1の部材上の前記材料膜を露出させる工程と、前記第1の部材上の露出した前記材料膜を除去する工程と、前記第1および第2の部材をエッチバックして前記開口部内の前記下部電極を露出させる工程と、露出した前記開口部内の前記下部電極の表面上に披着してここでキャパシタを構成する前記誘電体膜および前記上部電極を順次積層する工程とを有することを特徴とする薄膜キャパシタの製造方法。

IPC (3)：

H01L 27/04 ,  H01G 4/06 102 ,  H01L 27/108