Pat
J-GLOBAL ID:200903084606801534
STMマッピング装置、及び、STMマッピング方法
Inventor:
Applicant, Patent owner:
Agent (1):
工藤 実 (外1名)
Gazette classification:公開公報
Application number (International application number):2001166518
Publication number (International publication number):2002359642
Application date: Jun. 01, 2001
Publication date: Dec. 13, 2002
Summary:
【要約】 (修正有)【課題】回路規模の増大を抑制してアイドルフレームの挿入とパケットの読出しの処理をより高速化すること。【解決手段】パケットデータ配列制御回路1は、可変長パケットをパラレル化したMバイト幅のデータバイトを可変長パケットのユーザパケットフレームの間のパッドバイトが取り除かれた状態で論理チャネル毎に隙間なくM個単位で保持するFIFOメモリ19-11〜19-1M〜19-N1〜19-NMを備えている。その論理チャネルの全てのFIFOメモリに保持されているデータバイトの書込みバイト数Wとそれらから読み出すデータバイトの読出しバイト数Rと蓄積バイト数Qとに基づいて、新たにQ=Q+W-Rにより算出されて更新される更新蓄積バイト数Qを算出する。
Claim (excerpt):
可変長パケットを展開したデータバイトを1クロック毎に格納するパケットメモリと、前記データバイトを前記パケットメモリに1クロック毎に配分するメモリ制御回路とを含み、前記パケットメモリは、前記可変長パケットの種別を表す論理チャネル毎に形成される1バイトずつ独立したM個のFIFOメモリの単位を備え、前記制御回路は、前記論理チャネル毎のデータ蓄積バイト数が閾値未満であることを1クロック毎に示す判別信号を出力するキュー長管理回路と、前記FIFOメモリに最後に格納したデータバイトのバイト番号の次のバイト番号のFIFOメモリに書き込むアイドルフレームを生成する生成回路と、前記判別信号に基づいて前記アイドルフレームを選択的に前記パケットメモリに出力するセレクタ回路とを備えるSTMマッピング装置。
IPC (2):
H04L 12/56 300
, H04J 3/00
FI (2):
H04L 12/56 300 A
, H04J 3/00 U
F-Term (9):
5K028AA07
, 5K028KK32
, 5K028LL02
, 5K028SS26
, 5K030GA01
, 5K030HA08
, 5K030KX04
, 5K030KX11
, 5K030KX17
Patent cited by the Patent:
Cited by examiner (3)
-
ATMセル処理装置
Gazette classification:公開公報
Application number:特願平5-110449
Applicant:三菱電機株式会社
-
ATMセル並列処理回路
Gazette classification:公開公報
Application number:特願平10-012415
Applicant:三菱電機株式会社
-
ATMセルフォーマット変換装置及び変換方法
Gazette classification:公開公報
Application number:特願平11-080777
Applicant:日本電気エンジニアリング株式会社
Return to Previous Page