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J-GLOBAL ID：200903084783095356

半導体素子の製造方法

Inventor： 河合 泰明
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 清水 守 (外3名)
Gazette classification：公開公報
Application number (International application number)：1991254046
Publication number (International publication number)：1993251444
Application date： Oct. 02, 1991
Publication date： Sep. 28, 1993
Summary：

【要約】【目的】 下層の配線層に発生するヒロックをなくして、配線間ショートを防ぎ、信頼性の高い半導体素子の製造方法を得る。【構成】 半導体素子の製造方法において、下地となる基板上に第1配線層(Al-Si系合金膜)23を形成する工程と、第1配線層23をシンタする工程と、第1配線層23をメカニカルポリシング法により研磨する工程と、第1配線層23をホトリソエッチングする工程と、層間絶縁膜24を形成する工程と、第2配線層25を形成する工程とを施すようにしたものである。

Claim (excerpt)：

(a)基板上に第1配線層を形成する工程と、(b)該第1配線層をシンタする工程と、(c)該第1配線層をメカニカルポリシング法により研磨する工程と、(d)前記第1配線層をホトリソエッチングする工程と、(e)層間絶縁膜を形成する工程と、(f)第2配線層を形成する工程とを有することを特徴とする半導体素子の製造方法。

IPC (5)：

H01L 21/3205 ,  H01L 21/28 ,  H01L 21/28 301 ,  H01L 21/304 321 ,  H01L 21/90

Patent cited by the Patent：

Cited by examiner (3)

• 特開平3-022434
  
• 特開昭61-100950
  
• 特開昭62-216344