半導体装置

Inventor：
Applicant, Patent owner：
Gazette classification：公開公報
Application number (International application number)：1992066504
Publication number (International publication number)：1993275635
Application date： Mar. 25, 1992
Publication date： Oct. 22, 1993
Summary：

【要約】【目的】同一基板上に縦MOSとTFTを集積する半導体装置で製造プロセスが少ない装置を提供する。【構成】N+型基板1上にN型エピタキシャル層2が積層され、この層2の表面にはP型チャネル領域4が形成され、更にこの領域4表面にはN+型ソース領域5が形成されて、縦MOS20が構成されている。この縦MOS20が形成されていないN型エピタキシャル層2にはフィールド酸化膜32が積層され、更にゲート電極33が積層されている。この電極33上に酸化膜34を介してN型チャネル領域37が形成されている。このN型チャネル領域37を側方から挟み込むようにP+型ソース領域39とP+型ドレイン領域40が並設され、P-MOS22であるTFTが構成されている。

Claim (excerpt)：

第1導電型の半導体基板と、この半導体基板の表面の一部に形成される第2導電型の第1のチャネル領域と、この第1のチャネル領域の表面に形成される第1導電型の第1のソース領域と、を有する縦型のMOSトランジスタと、前記半導体基板において前記縦型MOSトランジスタが形成されていない部分の上に形成される第1絶縁膜と、この第1絶縁膜上に形成されるゲート電極と、このゲート電極上に第2絶縁膜を介して形成される一方の導電型の第2のチャネル領域と、前記ゲート電極と第2絶縁膜と第2のチャネル領域の両側方のうち一方の側方に接するように設けられ、かつ前記第2のチャネル領域と異なる導電型の第2のソース領域と、前記両側方のうち他方の側方に接するように設けられ、かつ前記第2のチャネル領域と異なる導電型の第2のドレイン領域と、を有する薄膜トランジスタと、を備えたことを特徴とする半導体装置

IPC (2)：

H01L 27/088 , H01L 29/784

FI (3)：

H01L 27/08 102 E , H01L 29/78 311 C , H01L 29/78 321 C

Patent cited by the Patent：

Cited by examiner (2)

特開昭62-214658
特開昭58-215063

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