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J-GLOBAL ID：200903084835572824

プログラマブル論理回路への回路の再構成方法および情報処理システム

Inventor： 佐藤 嘉秀
Applicant, Patent owner： 富士ゼロックス株式会社
Agent (1)： 佐藤 正美
Gazette classification：公開公報
Application number (International application number)：2000133652
Publication number (International publication number)：2001320271
Application date： May. 02, 2000
Publication date： Nov. 16, 2001
Summary：

【要約】【課題】 プログラマブル論理回路に、複数個の回路を順次に再構成しながら、再構成した回路による処理を並行して順次に実行させる場合において、各回路の処理と処理との間の待ち時間を無くす、あるいは短くする。【解決手段】 次に回路を再構成しようとする少なくとも一部の領域に、前に再構成されていて、その処理が実行されている前回路が存在するような回路については、前回路の領域と重なる部分と、重ならない部分とに、再構成のためのデータを分割しておく。実際の再構成の際には、重ならない部分を前回路の処理と並行して再構成し、前回路の処理が終了した後に、重なる部分を再構成する。

Claim (excerpt)：

プログラマブル論理回路に、複数個の回路を順次に再構成しながら、再構成した回路による処理を並行して順次に実行させるようにする場合における前記複数個の回路の再構成方法であって、次に回路を再構成しようとする領域の少なくとも一部に、前に再構成されていて、その処理が実行されている前回路が存在するような回路については、前記前回路の領域と重なる部分と、重ならない部分とに、再構成のためのデータを分割しておき、前記重ならない部分を前記前回路の処理と並行して再構成し、前記前回路の処理が終了した後に、前記重なる部分を再構成することを特徴とするプログラマブル論理回路への回路の再構成方法。

IPC (2)：

H03K 19/177 ,  H01L 21/82

FI (3)：

H03K 19/177 ,  H01L 21/82 A ,  H01L 21/82 C

F-Term (10)：

5F064AA07 ,  5F064BB13 ,  5F064BB15 ,  5F064DD07 ,  5F064DD14 ,  5F064DD20 ,  5F064HH02 ,  5F064HH06 ,  5J042BA11 ,  5J042DA03