Pat

J-GLOBAL ID：200903084982143386

電界効果トランジスタの製造方法

Inventor： 河野 康孝
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 早瀬 憲一
Gazette classification：公開公報
Application number (International application number)：1993013065
Publication number (International publication number)：1994232167
Application date： Jan. 29, 1993
Publication date： Aug. 19, 1994
Summary：

【要約】【目的】 高ゲート耐圧,低ソース抵抗を有するオフセットゲート構造の電界効果トランジスタを高歩留りに製造できる電界効果トランジスタの製造方法を得る。【構成】 リセス2a内に形成した第1のサイドウォール8aのソース電極側の片側のみを除去した後、新たに第2のサイドウォール14をリセス2a内に形成する。この後、ドレイン電極側に残された第1のサイドウォール8aと第2のサイドウォール14をマスクにして、WSi膜9,Au膜10を堆積形成し、これをパターニングしてリセス2a内にゲート電極5を形成する。

Claim (excerpt)：

活性層となる半導体層内にリセスを形成し、該リセス内にゲート電極を形成してなる電界効果トランジスタの製造方法であって、上記半導体層上に第1,第2の絶縁膜をこの順に堆積形成する工程と、上記第1,第2の絶縁膜の所定領域を選択的に除去して開口部を形成する工程と、上記開口部が形成された上記第1,第2の絶縁膜をマスクにして上記半導体層を所定深さエッチングし、該半導体層内にリセスを形成する工程と、第3の絶縁膜を堆積形成し、続いて該第3の絶縁膜をエッチバックすることにより上記リセス内に第1のサイドウォールを形成する工程と、上記第2,第3の絶縁膜をエッチングし、上記第1の絶縁膜をエッチングしないエッチング液により、上記リセス内に形成された上記第1のサイドウォールの片側とこれに続く上記第2の絶縁膜を選択的にエッチング除去する工程と、第4の絶縁膜を堆積形成し、続いて該第4の絶縁膜をエッチバックすることにより上記リセス内に第2のサイドウォールを形成する工程と、上記工程により残された第1のサイドウォールと上記第2のサイドウォールをマスクにしてゲート金属を堆積形成する工程とを含むこと特徴とする電界効果トランジスタの製造方法

IPC (2)：

H01L 21/338 ,  H01L 29/812