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J-GLOBAL ID：200903085405556678
トレンチ絶縁ゲート型バイポーラトランジスタおよびその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1992240666
Publication number (International publication number)：1994090002
Application date： Sep. 09, 1992
Publication date： Mar. 29, 1994
Summary：
【要約】【目的】 微細化に際してオン電圧を低減し得るT-IGBTおよびその製造方法を提供する。【構成】 p+ コレクタ層1上にはn- エピタキシャル層3が形成されており、n- エピタキシャル層3上にはpウェル領域4が形成されている。pウェル領域4の表面にはn+ エミッタ領域5が形成されている。n+ エミッタ領域5表面からn- エピタキシャル層3にわたって溝7が形成されており、溝7内表面には、ゲート絶縁膜6を介してゲート電極8が形成されている。n+ エミッタ領域5表面およびpウェル領域4表面には、エミッタ電極9が形成されており、p+ コレクタ層1の裏面にはコレクタ電極10が形成されている。溝7の底面直下には、p型不純物層19が形成されている。このp型不純物層19の幅Wp2とpウェル領域4の表面の幅Wp1との和が、単位セル幅Wc/2に対して50%〜70%の割合である。
Claim (excerpt)：
第1導電型の第1の半導体層と、前記第1の半導体層上に形成された第2導電型の第2の半導体層と、前記第2の半導体層上に形成された第1導電型の第3の半導体層と、前記第3の半導体層表面に選択的に形成された第2導電型の不純物領域と、前記不純物領域の表面から深さ方向に延び前記第3の半導体層を通過して前記第2の半導体層にまで至る溝と、前記溝内部に形成されたゲート電極と、前記第3の半導体層および前記不純物領域の両者に電気的に接続されたエミッタ電極と、前記第1の半導体層に電気的に接続されたコレクタ電極と、を備えたトレンチ絶縁ゲート型バイポーラトランジスタにおいて、前記第3の半導体層の上面の面積が、前記第1の半導体層の底面の面積の50〜70%であることを特徴とするトレンチ絶縁ゲート型バイポーラトランジスタ。
Patent cited by the Patent：
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