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J-GLOBAL ID：200903085411111777

半導体装置およびその製造方法

Inventor： 新井 範久
Applicant, Patent owner： 株式会社東芝 ,  東芝マイクロエレクトロニクス株式会社
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1993132057
Publication number (International publication number)：1994342881
Application date： Jun. 02, 1993
Publication date： Dec. 13, 1994
Summary：

【要約】【目的】2つの異なった電源電圧で駆動されるMOSトランジスタを同一基板上に設ける際、製造コストの低減、歩留まりの向上を図りながら高速化を実現し、高い信頼性を確保し、MOSトランジスタの高性能化・微細化を可能とする半導体装置おびその製造方法を提供する。【構成】半導体基板101の素子形成領域の表面に形成された一定の膜厚を有するゲ-ト絶縁膜103と、第2の素子形成領域に形成され、不純物濃度が比較的薄いゲ-ト電極104aを有し、比較的高い電源電圧が印加されて使用される第2のMOSトランジスタと、第1の素子形成領域に形成され、第2のゲ-ト電極と同一の配線層により形成された不純物濃度が比較的濃いゲ-ト電極104bを有し、比較的低い電源電圧が印加されて使用される第1のMOSトランジスタとを具備することを特徴とする。

Claim (excerpt)：

第1導電型の半導体基板と、この半導体基板の表面に選択的に形成された素子分離絶縁膜と、上記半導体基板の素子形成領域の表面に形成された一定の膜厚を有するゲ-ト絶縁膜と、前記素子形成領域のうちで第1の電源電圧が印加される第1のMOSトランジスタを形成しようとする第1の素子形成領域のゲ-ト絶縁膜上に形成され、第1の不純物濃度を有する第2導電型の多結晶シリコンを用いた第1のゲ-ト電極と、この第1のゲ-ト電極の下方のチャネル領域を挟んで前記第1の素子形成領域の表面に形成された第2導電型の第1のソ-ス・ドレイン領域と、前記素子形成予定領域のうちで前記第1の電源電圧よりも高い第2の電源電圧が印加される第2のMOSトランジスタを形成しようとする第2の素子形成領域のゲ-ト絶縁膜上に形成され、前記第1のゲ-ト電極と同一の配線層により形成され、前記第1の不純物濃度よりも低い第2の不純物濃度を有する第2導電型の多結晶シリコンを用いた第2のゲ-ト電極と、この第2のゲ-ト電極の下方のチャネル領域を挟んで前記第1の素子形成領域の表面に形成された第2導電型の第2のソ-ス・ドレイン領域とを具備することを特徴とする半導体装置。

IPC (2)：

H01L 27/088 ,  H01L 27/092

FI (2)：

H01L 27/08 102 A ,  H01L 27/08 321 D