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J-GLOBAL ID：200903085417240994

半導体チツプの実装構造

Inventor： 小宮山 武司
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1991234307
Publication number (International publication number)：1993075014
Application date： Sep. 13, 1991
Publication date： Mar. 26, 1993
Summary：

【要約】【目的】 各種電子機器の回路構成用に使用されるプリント板ユニットの半導体チップ実装構造に関し、ベアチップを積層して配線基板に実装することによりプリント板ユニットの小型化と軽量化をはかることを目的とする。【構成】 ベアチップ12の一方の面に形成された接続端子12-1aを除く基板12-1の表面に絶縁膜13を施して、露出した上記接続端子12-1aから他方の面の該接続端子12-1aと対応する位置に導体パターン14を上記絶縁膜13の表面に形成し、当該導体パターン14と上記接続端子12-1aを接続することにより複数個の上記ベアチップ12を積層して、積層体の一端側に位置する該ベアチップ12の該接続端子12-1aとプリント配線基板1のフットパターン1-1 とを接続して実装する。

Claim (excerpt)：

ベアチップ(12)の一方の面に形成された接続端子(12-1a)を除く基板(12-1)の表面に絶縁膜(13)を施して、露出した上記接続端子(12-1a)から他方の面の該接続端子(12-1a) と対応する位置に導体パターン(14)を上記絶縁膜(13)の表面に形成し、当該導体パターン(14)と上記接続端子(12-1a) またはそれぞれの該導体パターン(14)を接続することにより複数個の上記ベアチップ(12)を積層して、積層体の一端側に位置する該ベアチップ(12)とプリント配線基板(1) のフットパターン(1-1) とを接続して実装したことを特徴とする半導体チップの実装構造。

IPC (3)：

H01L 25/065 ,  H01L 25/07 ,  H01L 25/18

Patent cited by the Patent：

Cited by examiner (2)

• 半導体モジユール構造
  Gazette classification：公開公報   Application number：特願平3-179719   Applicant：富士通株式会社
• 特開昭61-022660