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J-GLOBAL ID：200903085422936085

半導体装置の製造方法

Inventor： 高橋 崇夫
Applicant, Patent owner： 日本鋼管株式会社
Agent (1)： 瀧野 秀雄 (外1名)
Gazette classification：公開公報
Application number (International application number)：1993299891
Publication number (International publication number)：1995153742
Application date： Nov. 30, 1993
Publication date： Jun. 16, 1995
Summary：

【要約】【目的】 同一半導体基板に異なる設計ルールで形成される領域が存在する半導体装置の製造方法を提供することを目的とする。【構成】 同一半導体基板において、設計ルールの異なるハーフミクロン以下の配線幅の領域であるコアメモリセルアレー2と、ハーフミクロン以下の配線幅の領域であるパッド領域3,4やペリフェラル領域5とを分け、それぞれの一方をレジスト膜で全面に覆い、他の領域に配線等のパターンを形成すべくレジストパターンを形成し、それらの領域に最適なエッチング条件でエッチングを施して半導体装置を形成することによって、異なった設計ルールの配線やゲート電極であっても配線の断線、線細り或いは残渣による短絡を防止するものである。

Claim (excerpt)：

半導体基板上に設計ルールの異なる少なくとも第1と第2の領域を有する半導体装置の製造方法に於いて、前記第1の領域の全面を覆い、且つ前記第2の領域にパターンを施した第1のエッチングマスクを形成する工程と、前記第1のエッチングマスクから表面が露呈する第2の領域をエッチングする第1のエッチング工程と、前記第1のエッチングマスクを除去する工程と、前記第2の領域の全面を覆い、且つ前記第1の領域にパターンを施した第2のエッチングマスクを形成する工程と、前記第2のエッチングマスクによって前記第1のエッチング工程とは異なるエッチング条件で前記第1の領域をエッチングする第2のエッチング工程と、前記第2のエッチングマスクを除去する工程と、を有することを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 21/3065 ,  H01L 27/04 ,  H01L 21/822

FI (2)：

H01L 21/302 J ,  H01L 27/04 D