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J-GLOBAL ID：200903085585601161

半導体素子のキャパシタの製造方法

Inventor： ボク-ウォン チョ
Applicant, Patent owner： エルジー セミコン カンパニー リミテッド
Agent (1)： 笹島 富二雄 (外1名)
Gazette classification：公開公報
Application number (International application number)：1996349650
Publication number (International publication number)：1997199690
Application date： Dec. 27, 1996
Publication date： Jul. 31, 1997
Summary：

【要約】【課題】 高誘電率で静電容量の大きい半導体素子のキャパシタを製造する。【解決手段】 半導体基板11上に第1絶縁膜13、アンドープド半導体層14、第2絶縁膜15及びコンタクトホール16を順次形成し、コンタクトホール16とアンドープド半導体層14と第2絶縁膜15の側面とにキャパシタ第1電極18を形成した後、キャパシタ第1電極18上に誘電膜19を形成し、誘電膜19上にキャパシタ第2電極20を形成して半導体素子のキャパシタを製造する。

Claim (excerpt)：

半導体基板(11)上に第1絶縁膜(13)を形成し、該第1絶縁膜(13)上にアンドープド半導体層(14)を形成する段階と、該アンドープド半導体層(14)をパターニングする段階と、該アンドープド半導体層(14)上に第2絶縁膜(15)を形成する段階と、該2絶縁膜(15)、前記アンドープド半導体層(14)及び前記第1絶縁膜(13)を選択的食刻し該アンドープド半導体層(14)の一部領域が露出されるようにコンタクトホール(16)を形成する段階と、該コンタクトホール(16)、前記アンドープド半導体層(14)及び前記第2絶縁膜(15) の側面にキャパシタ第1電極(18)を形成する段階と、前記第2絶縁膜(15)を除去する段階と、前記キャパシタ第1電極(18)上に誘電膜(19)を形成し、該誘電膜(19)上にキャパシタ第2電極(20)を形成する段階と、を順次行うことを特徴とする半導体素子のキャパシタ製造方法。

IPC (5)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/316 ,  H01L 27/04 ,  H01L 21/822

FI (4)：

H01L 27/10 651 ,  H01L 21/316 X ,  H01L 27/04 C ,  H01L 27/10 621 C