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J-GLOBAL ID：200903085593102590

半導体素子とその製造方法

Inventor： 原田 裕介
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 船橋 國則
Gazette classification：公開公報
Application number (International application number)：1995103283
Publication number (International publication number)：1996298285
Application date： Apr. 27, 1995
Publication date： Nov. 12, 1996
Summary：

【要約】【目的】 良好なカバレージを有し、かつ電源ライン等の比較的大きな電流を必要とする部分の配線用として低抵抗の配線層を備えた配線を有する半導体素子と、その製造方法を提供する。【構成】 基体21上に設けられた配線層23の上に層間絶縁膜24を形成し、これをエッチングして開口凹部25を形成し、開口凹部25上を再度エッチングし、第一の溝26とこれより幅の広い第二の溝27を形成し、かつ配線層23に通じるスルーホール28を形成し、スルーホール28内および第一の溝26内と、第二の溝27内の底部および側壁部とに第一の配線材料30を埋め込み、第二の溝27内に第一の配線材料30より導電率の高い第二の配線材料31を埋め込み、層間絶縁膜24表面上の第二の配線材料31と第一の配線材料30とを化学機械研磨法により研磨除去して半導体素子34を得る。

Claim (excerpt)：

複数の配線層を有する半導体素子であって、基体上に設けられた配線層の上に該配線層を覆って層間絶縁膜が設けられ、該層間絶縁膜に、前記配線層に通じる複数のスルーホールが形成され、かつ、該層間絶縁膜に、前記スルーホールのうちの少なくとも一つを通ってこれに連通するとともに、該スルーホールの内寸より幅の広い第一の溝と、前記スルーホールのうちの他のスルーホールを通ってこれに連通するとともに、前記第一の溝より幅の広い第二の溝とが形成され、前記第一の溝内とこれに連通するスルーホール内とにこれらを埋め込んだ状態で第一の配線材料からなる第一配線層が設けられ、前記第二の溝内の底部および側壁部と該第二の溝内に連通するスルーホール内とに前記第一の配線材料からなる第一の配線材料部が設けられ、かつ該第一の配線材料部上に該第一の配線材料部とともに前記第二の溝内を埋め込んだ状態で前記第一の配線材料より導電率の高い第二の配線材料からなる第二の配線材料部が設けられ、これにより前記第二の溝内とこれに連通するスルーホール内に前記第一の配線材料部と第二の配線材料部とからなる第二配線層が設けられたことを特徴とする半導体素子。

IPC (3)：

H01L 21/768 ,  H01L 21/28 301 ,  H01L 21/3205

FI (3)：

H01L 21/90 B ,  H01L 21/28 301 R ,  H01L 21/88 K