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J-GLOBAL ID：200903085618890490

周波数合成回路

Inventor： 近藤 聡
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 境 廣巳
Gazette classification：公開公報
Application number (International application number)：1996090126
Publication number (International publication number)：1997260951
Application date： Mar. 19, 1996
Publication date： Oct. 03, 1997
Summary：

【要約】【課題】 直接ディジタル合成方式の周波数合成回路に於いて、加算器のビット数を多くすることなしに出力周波数のステップ幅を細かくできるようにする。【解決手段】 制御回路11は、周波数設定器2から出力される位相増分値102とクロック発生器1から出力されるクロック信号101とを入力とし、入力した位相増分値102,クロック信号101の周波数によって規定される希望出力周波数が所定周波数以下の場合、クロック信号101の周波数を低減させて加算器3に印加し、位相増分値102をクロック信号の周波数の低減の割合に応じて増加させて加算器3に供給する。また、低域通過フィルタ6は、そのカットオフ周波数をクロック信号の周波数の低減の割合に応じて低下させる。

Claim (excerpt)：

入力された位相増分値と自ら1クロック前に出力した加算結果とをクロック信号に同期して加算して出力する加算器と、位相毎の振幅値を記憶し前記加算器の出力に対応する振幅値を出力する波形データ記憶部と、該波形データ記憶部から出力された振幅値をDA変換するDA変換器と、該DA変換器の出力を入力とする、カットオフ周波数を変更可能な低域通過フィルタとを備えた直接ディジタル合成方式の周波数合成回路であって、位相増分値とクロック信号とを入力とし、入力した位相増分値およびクロック信号の周波数で規定される出力周波数が所定周波数より低い場合に、前記低域通過フィルタの出力信号の周波数が前記規定される周波数と等しくなる状態を保って、入力したクロック信号の周波数を低減させて前記加算器に出力すると共に入力した位相増分値を増加させて前記加算器に出力し、かつ、前記低域通過フィルタのカットオフ周波数をより低域側に設定する制御回路を備えることを特徴とする周波数合成回路。

Patent cited by the Patent：

Cited by examiner (2)

• 周波数シンセサイザ
  Gazette classification：公開公報   Application number：特願平6-163432   Applicant：株式会社日放電子
• プログラムが可能なゼネレータ
  Gazette classification：公開公報   Application number：特願平6-068185   Applicant：エスジェエス-トムソンミクロエレクトロニクスソシエテアノニム