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J-GLOBAL ID：200903085673485279

ラッチ回路及び電子機器

Inventor： 上村 大樹 ,  戸坂 義春
Applicant, Patent owner： 富士通マイクロエレクトロニクス株式会社
Agent (1)： 國分 孝悦
Gazette classification：公開公報
Application number (International application number)：2008079832
Publication number (International publication number)：2009239405
Application date： Mar. 26, 2008
Publication date： Oct. 15, 2009
Summary：

【課題】速度の低下を防止し、かつソフトエラーを防止し、信頼性を向上させることができるラッチ回路を提供することを課題とする。【解決手段】4個以上のゲート(101a〜101d)と、前記4個以上のゲートのうちの少なくとも1個のゲートに接続された、3個の入力端子及び1個以上2個以下の出力端子と、前記4個以上のゲートの各々の入力端子に他の2個以上のゲートの出力端子を接続したフィードバック回路と、前記3個の入力端子に入力されるデータがすべて同じであるときには前記データに対して反転したデータを前記出力端子から出力し、前記3個の入力端子に入力されるデータがすべて同じではないときには前のデータを保持するデータ反転ゲートとを有するラッチ回路が提供される。【選択図】図1

Claim (excerpt)：

4個以上のゲートと、 前記4個以上のゲートのうちの少なくとも1個のゲートに接続された、3個の入力端子及び1個以上2個以下の出力端子と、 前記4個以上のゲートの各々の入力端子に他の2個以上のゲートの出力端子を接続したフィードバック回路と、 前記3個の入力端子に入力されるデータがすべて同じであるときには前記データに対して反転したデータを前記出力端子から出力し、前記3個の入力端子に入力されるデータがすべて同じではないときには前のデータを保持するデータ反転ゲートと を有することを特徴とするラッチ回路。

IPC (3)：

H03K 3/356 ,  H03K 19/003 ,  H03K 19/096

FI (3)：

H03K3/356 Z ,  H03K19/003 Z ,  H03K19/096 A

F-Term (12)：

5J032AB02 ,  5J032AC18 ,  5J034AB06 ,  5J034DB02 ,  5J056AA03 ,  5J056BB36 ,  5J056CC14 ,  5J056DD13 ,  5J056DD28 ,  5J056EE12 ,  5J056FF01 ,  5J056GG12

Patent cited by the Patent：

Cited by applicant (2)

• ラッチ回路
  Gazette classification：公開公報   Application number：特願2006-139141   Applicant：富士通株式会社
• 半導体集積回路
  Gazette classification：公開公報   Application number：特願2006-075003   Applicant：富士通株式会社