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J-GLOBAL ID：200903085704188707

半導体記憶装置

Inventor： 橋本 潔和
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 加藤 朝道
Gazette classification：公開公報
Application number (International application number)：1995274843
Publication number (International publication number)：1997091976
Application date： Sep. 28, 1995
Publication date： Apr. 04, 1997
Summary：

【要約】【課題】正常動作可能な電源電圧の最小値VCC(min)が低く、プロセスパラメータのバラツキに対しスピードの劣化が少ない半導体装置を提供する。【解決手段】ダミーセル(MB11,MB12,...,MB1K)に流れる電流で出力電圧が制御されるバイアス回路(BIAS1)を有し、電源とセンスアンプ回路の出力の間に接続され、ゲート電極がバイアス回路の出力に接続されたMOSFET QS3を有し、電源と基準電圧発生回路の出力の間に接続され、ゲート電極がバイアス回路の出力に接続されたMOSFET QR3を有する。

Claim (excerpt)：

一端を接地電位に接続し、選択状態にあるとき、メモリセル自体に電流を流し得るか否かで記憶情報が決定されるメモリセルが、複数個マトリクス状に配置されてなるメモリセルマトリクスと、前記メモリセルマトリクスの出力端と電源端との間に接続され、前記記憶情報を検出する第1の検出器と、前記電源端と前記第1の検出器の出力端との間に接続され、ゲート電極が第1の節点に接続された第1のMOSFETと、を含むセンスアンプ回路と、前記メモリセルと同一の構造と略同等の特性をもつダミーセルからなる第1のダミーセル列と、前記第1のダミーセル列の出力端と前記電源端との間に接続され、前記第1のダミーセル列に流れる電流に応じた所定の電圧を出力端に発生する第2の検出器と、前記電源端と前記第2の検出器の前記出力端との間に接続され、ゲート電極が前記第1の節点に接続された第2のMOSFETと、を含む基準電圧発生回路と、ダミーセルで構成される第2のダミーセル列と、前記第2のダミーセル列に流れる電流に応じた所定の電圧を出力端に発生させ、該出力端が前記第1の節点に接続されたバイアス回路と、前記センスアンプ回路の出力端と前記基準電圧発生回路の出力端とが、第1及び第2の入力端にそれぞれ接続されてなる比較検出器と、前記比較検出器の出力が入力に接続され、出力が出力端子に接続されてなる出力バッファ回路と、を有することを特徴とする半導体記憶装置。

Patent cited by the Patent：

Cited by examiner (3)

• 特開昭62-197996
  
• 特開平4-147496
  
• 特開平3-076097