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J-GLOBAL ID：200903085712748851
リードアンプ回路および半導体集積回路
Inventor：
Applicant, Patent owner：
Agent (1)：
大日方 富雄
Gazette classification：公開公報
Application number (International application number)：1997184986
Publication number (International publication number)：1999031302
Application date： Jul. 10, 1997
Publication date： Feb. 02, 1999
Summary：
【要約】【課題】 従来のリードアンプにあっては、ノイズカット用の容量やフィードバックループの周波数特性を決める容量として比較的大きな容量値を必要とするため、オンチップの容量では不十分であり、外付け容量として接続しなくてはならなかった。そのため、部品点数が増加するとともに、外付け容量の接続端子の寄生インダクタンスにより高周波領域でアンプのノイズ特性が劣化するいう課題があった。【解決手段】 定電流源によってバイアス電流が流されるMRヘッドの電圧変化を増幅するMOSFETからなる差動増幅回路(12)を設け、該差動増幅回路の一方の入力端子にはMRヘッドの電流変化による変動電圧が現れるノードを接続し、差動増幅回路の他方の入力端子には、抵抗と容量とからなるローパスフィルタを介して上記ノードを接続して、その変動電圧を平均化した電圧を参照電圧として上記差動増幅回路に供給して増幅動作させるようにしようにした。
Claim (excerpt)：
磁気抵抗ヘッドが接続される一対のヘッド端子と、このヘッド端子間に接続された磁気抵抗ヘッドにバイアス電流を流す電流バイアス回路と、一対の入力差動MOSトランジスタを有し、上記磁気抵抗ヘッドの一方の端子に一方の入力端子が接続され、他方の入力端子には抵抗と容量とを含むフィルタ回路を介して上記磁気抵抗ヘッドの一方の端子の電圧を平均化して電圧が参照電圧として印加された差動増幅回路とを備え、上記フィルタ回路を構成する抵抗および容量は、上記電流バイアス回路および差動増幅回路を構成する素子とともに同一の半導体チップ上に形成されてなることを特徴とするリードアンプ回路。
IPC (3)：
G11B 5/02
, G11B 5/39
, H03F 3/181
G11B 5/02 U
, G11B 5/39
, H03F 3/181 Z
