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J-GLOBAL ID：200903085758775330

半導体装置及びその製造方法

Inventor： 河野 康孝
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 早瀬 憲一
Gazette classification：公開公報
Application number (International application number)：1993044868
Publication number (International publication number)：1994260507
Application date： Mar. 05, 1993
Publication date： Sep. 16, 1994
Summary：

【要約】【構成】 高出力トランジスタ101を構成する各FET素子101aのゲートリセス110を、その側壁のソース側にのみ、ゲート電極10に接触する第1リセス底面111aより高い位置に位置してゲート電極10に接触しない第2リセス底面112aを有する非対称2段リセス構造とした。【効果】 上記n形GaAs層2のゲートリセス110下側部分,つまり活性層のソース側領域でのみその厚さDa2が1段リセス構造におけるもの(二点鎖線)Da1に比べて増大することとなり、上記活性層のドレイン側部分での層厚増大によるゲート-ドレイン耐圧の劣化を回避しつつ、上記活性層のソース側部分の層厚増大によるソース抵抗の低減を図ることができる効果がある。

Claim (excerpt)：

半絶縁性半導体基板上に電界効果形トランジスタ素子を複数搭載してなる高出力半導体装置において、上記半絶縁性半導体基板上に形成されたある導電型の半導体層と、該半導体層上に交互に配列された複数のソース電極及びドレイン電極と、上記半導体層表面の、隣接するソース電極及びドレイン電極間の各領域を選択的にエッチングしてなるゲートリセス内に配置された複数のゲート電極とを備え、上記ゲートリセスを、その側壁のソース側部分にのみ、上記ゲート電極に接触する第1底面と上記半導体層表面との間の高さ位置に位置する、ゲート電極に非接触の第2底面を有する構造としたことを特徴とする半導体装置。

IPC (2)：

H01L 21/338 ,  H01L 29/812

FI (3)：

H01L 29/80 B ,  H01L 29/80 F ,  H01L 29/80 L