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J-GLOBAL ID：200903085789659711

半導体装置の製造方法

Inventor： 牛越 貴俊
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 鈴木 敏明
Gazette classification：公開公報
Application number (International application number)：1992117444
Publication number (International publication number)：1993315459
Application date： May. 11, 1992
Publication date： Nov. 26, 1993
Summary：

【要約】【目的】 アスベクト比の高いスルーホールを有する多層配線構造の形成方法。【構成】 RIEにより層間絶縁膜(4)にスルーホール(4′)を形成する際の有機性付着膜の除去及びスルーホールの金属による埋め込みを同一のRIE装置内でその条件を変更することにより行う。

Claim (excerpt)：

半導体基板の上に第一層間絶縁膜を形成しその第一の層間絶縁膜にコンタクトホールを形成する第一の工程と、上記第一層間絶縁膜上に第一金属配線を蒸着する第二の工程と、上記第一金属配線の上に第一層間絶縁膜を形成する第三の工程と、上記第二層間絶縁膜の上にレジスト膜を形成しそれにスルーホールを形成する第四の工程と、上記レジスト膜をマスクとして上記第二層間絶縁膜に対し異方性エッチングを行いスルーホールを形成する第五の工程と、上記レジスト膜を灰化により除去する第六の工程と、上記第二層間絶縁膜のスルーホールに露出する上記第一金属配線の部分をエッチングしその材料を上記スルーホールの側壁に付着させることにより上記スルーホールを金属材料で実質的に埋める第七の工程と、上記第二層間絶縁膜の上に第二金属配線を蒸着する第八の工程とを有することを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 21/90 ,  H01L 21/302