Pat

J-GLOBAL ID：200903085872380575

位相同期回路及びその位相回路を用いた記憶装置

Inventor： 平林 修
Applicant, Patent owner： 株式会社東芝
Agent (1)： 外川 英明
Gazette classification：公開公報
Application number (International application number)：1996306139
Publication number (International publication number)：1998150350
Application date： Nov. 18, 1996
Publication date： Jun. 02, 1998
Summary：

【要約】【課題】本発明は、外部クロック信号の波形に依存せず、任意のデューティー比(特に、50%)の内部クロックを得ることを可能とする位相同期回路を提供する事を目的とする。【解決手段】 外部クロックの立ち上がりエッジに同期したクロック信号を作成するためのシンクロナス・ミラー・ディレイ型同期回路と、外部クロックの立ち上がりエッジに対して丁度半周期ずれたクロック信号を作成するシンクロナス・ミラー・ディレイ型同期回路を併せ持ち、これら2つの出力するクロック信号を合成することを特徴とする。

Claim (excerpt)：

第一のクロック信号を受けて、前記第一のクロック信号から所定の遅延時間を有した第一の信号を発生させる為の第一の遅延信号発生回路と、前記第一のクロック信号を受けて、当該第一のクロック信号から所定の遅延時間を有した第二の信号を発生させる為の第二の遅延信号発生回路と、前記第一の信号と前記第二の信号から、所定のデューティー比を有し、かつ、前記第一のクロックと同期している第二のクロック信号を発生させる為の波形整形回路と、を有する事を特徴とする位相同期回路。

IPC (4)：

H03K 5/13 ,  G11C 7/00 313 ,  G11C 11/413 ,  G11C 11/417

FI (4)：

H03K 5/13 ,  G11C 7/00 313 ,  G11C 11/34 J ,  G11C 11/34 305