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J-GLOBAL ID：200903085901378372

半導体装置の配線エッチング方法

Inventor：
大内 雅彦

About 大内 雅彦


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 鈴木 章夫
Gazette classification：公開公報
Application number (International application number)：2000195609
Publication number (International publication number)：2002016047
Application date： Jun. 29, 2000
Publication date： Jan. 18, 2002
Summary：
【要約】【解決手段】 半導体基板に形成されたデバイス上に形成される配線形成時におけるチャージアップによるデバイスの電気的ダメージを防止するとともに、エッチング残渣による配線ショートを防止する。【解決手段】 半導体基板上に形成された配線膜をプラズマエッチング法によりエッチングする工程を含む配線エッチング方法において、前記配線膜が全膜厚にわたってエッチングされるよりも前の所定の膜厚まではCW条件(プラズマ放電を連続的に放電させる条件)でのエッチングを行い、それ以降はTM条件(プラズマ放電を断続的に放電させる条件)でのエッチングを行う。配線膜が全厚さにわたってエッチングされて配線膜が分離されるまではCW条件でのエッチングを行うことで、後にエッチング残渣が生じる要因を解消する。また、配線膜が分離される時点ないしその後はTM条件でのエッチングを行うことで、配線膜でのチャージアップによるデバイスへの電気的ダメージを防止する。
Claim (excerpt)：
半導体基板上に形成された配線膜をプラズマエッチング法によりエッチングする工程を含む配線エッチング方法において、前記配線膜が全膜厚にわたってエッチングされるよりも前の所定の膜厚まではCW条件(プラズマ放電を連続的に放電させる条件)でのエッチングを行い、それ以降はTM条件(プラズマ放電を断続的に放電させる条件)でのエッチングを行うことを特徴とする半導体装置の配線エッチング方法。
IPC (3)：
H01L 21/3065 ,  C23F 4/00 ,  H01L 21/3213
FI (5)：
C23F 4/00 A ,  C23F 4/00 F ,  H01L 21/302 G ,  H01L 21/302 B ,  H01L 21/88 D
F-Term (26)：
4K057DA01 ,  4K057DA02 ,  4K057DB01 ,  4K057DD01 ,  4K057DG11 ,  4K057DJ07 ,  4K057DM02 ,  4K057DM29 ,  4K057DN01 ,  5F004AA01 ,  5F004AA06 ,  5F004BA14 ,  5F004CA03 ,  5F004CB10 ,  5F033KK04 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ12 ,  5F033QQ21 ,  5F033QQ37 ,  5F033RR13 ,  5F033RR15 ,  5F033VV06 ,  5F033XX00 ,  5F033XX21 ,  5F033XX31
Patent cited by the Patent：
Cited by examiner (3)

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