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J-GLOBAL ID：200903086004046215

半導体装置の製造方法

Inventor： 鈴木 啓太 ,  土谷 政信 ,  石橋 弘
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1997225054
Publication number (International publication number)：1999068102
Application date： Aug. 21, 1997
Publication date： Mar. 09, 1999
Summary：

【要約】【課題】トレンチゲート構造において、特にゲート絶縁膜の膜厚が確保されて信頼性に富む構造とされるMOSトランジスタ等の半導体装置の製造方法を提供することを課題とする。【解決手段】半導体基板11の表面部に形成されるソース領域12を貫通するようにしてトレンチ13が形成される。このトレンチ13の内部にはまず絶縁物20が充填され、その後トレンチ13の底部を残して絶縁物20がエッチングされる。この場合、トレンチ13の下部の円弧部を含み絶縁物が残され、その後トレンチ13の内周面に酸化膜によるゲート絶縁膜14が成長され、このゲート絶縁膜14および底部の絶縁物20で囲まれたトレンチ13の内部に、ポリシリコンによるゲート電極15が埋め込み形成される。

Claim (excerpt)：

半導体基板の表面部に形成された不純物拡散層に対応するようにトレンチを形成するトレンチ形成工程と、前記形成されたトレンチの内部を絶縁性材料で充填する充填工程と、前記トレンチ内部の充填絶縁物を前記トレンチの開口面からエッチングし、前記トレンチの少なくとも底面部を残して除去するエッチング工程と、前記底部に絶縁物の残された前記トレンチの内周面にゲート絶縁物層を形成するゲート絶縁物層形成工程と、前記ゲート絶縁物層の形成されたトレンチの内部に導電性材料を形成してゲート電極を形成するゲート電極形成工程とを具備したことを特徴とする半導体装置の製造方法。

FI (2)：

H01L 29/78 652 K ,  H01L 29/78 653 A

Patent cited by the Patent：

Cited by examiner (1)

• 半導体装置およびその製造方法
  Gazette classification：公開公報   Application number：特願平7-104159   Applicant：日本電装株式会社