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J-GLOBAL ID：200903086009143898

CMOSデバイスのゲート電極の形成方法

Inventor： ヒョンスー キム ,  チュングフン イ
Applicant, Patent owner： ヒュンダイ エレクトロニクス インダストリイズ カンパニー リミテッド
Agent (1)： 長谷 照一 (外2名)
Gazette classification：公開公報
Application number (International application number)：1995287645
Publication number (International publication number)：1996213481
Application date： Nov. 06, 1995
Publication date： Aug. 20, 1996
Summary：

【要約】【課題】 CMOSデバイスにおいて、その劣化やストレス発生を少なくし、デバイスの信頼性および歩留まりを向上させる。【解決手段】 CMOSデバイスのゲート電極を形成するに際し、第1段階として半導体基板(11)の上にゲート絶縁膜(15)、第1電導膜(16)、保護膜(17)を順次に形成し、第2段階として上記保護膜中PMOSトランジスタが形成される部位の保護膜をエッチング除去し、第3段階として以上の全体構造の上に第2電導膜(19)を形成した後、上記保護膜の上の第2電導膜を除去し、さらに上記保護膜の一部を除去し、第4段階としてゲート電極用マスクパターンを利用して上記第2電導膜、保護膜、第1電導膜、ゲート絶縁膜をパターニングする。

Claim (excerpt)：

CMOSデバイスのゲート電極の形成方法であって、半導体基板の上にゲート絶縁膜、第1電導膜、保護膜を順次に形成する第1段階と、上記保護膜中PMOSトランジスタが形成される部位の保護膜を除去する第2段階と、以上の全体構造の上に第2電導膜を形成した後、上記保護膜の上の第2電導膜を除去し、さらに上記保護膜の一部を除去する第3段階と、ゲート電極用マスクパターンを利用して上記第2電導膜、保護膜、第1電導膜、ゲート絶縁膜をパターニングする第4段階とを含んでなることを特徴とする方法。

IPC (3)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 29/78

FI (2)：

H01L 27/08 321 D ,  H01L 29/78 301 G