Pat

J-GLOBAL ID：200903086065231031

PLL回路

Inventor： 山信田 恒
Applicant, Patent owner： 日本電気株式会社
Agent (1)： ▲柳▼川 信
Gazette classification：公開公報
Application number (International application number)：1995234551
Publication number (International publication number)：1997083358
Application date： Sep. 13, 1995
Publication date： Mar. 28, 1997
Summary：

【要約】【課題】 出力信号に位相調整単位幅のジッタが生じないようにする。【解決手段】 基準信号7に対するタイミング信号8の位相の進み/遅れを位相検出回路2で検出する。この検出結果に応じてカウンタ5及び遅延可変回路6によって所定調整時間単位で遅延量を調整し、この位相調整出力をタイミング信号8とする。位相の進み/遅れの検出結果が所定範囲内であるとき位相調整動作を抑止する。【効果】 基準信号7とタイミング信号8との位相差が位相調整単位幅の精度で一致すると調整動作を止めるので、タイミング信号8の遅延量調整によって生じるジッタの発生を防ぐことができる。

Claim (excerpt)：

基準信号に対する出力信号の位相の進み/遅れを検出する第1の位相検出手段と、この検出結果に応じて前記基準信号を所定調整時間単位で調整する位相調整手段とを含み、この位相調整手段の出力を前記出力信号とするPLL回路であって、前記検出結果が所定範囲内であるとき前記位相調整手段の位相調整動作を抑止する制御手段とを含むことを特徴とするPLL回路。

IPC (2)：

H03L 7/081 ,  H03K 5/13

FI (2)：

H03L 7/08 J ,  H03K 5/13

Patent cited by the Patent：

Cited by examiner (3)

• 特開昭63-151218
  
• タイミング制御回路
  Gazette classification：公開公報   Application number：特願平4-100812   Applicant：松下電器産業株式会社
• 特開平2-002719