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J-GLOBAL ID：200903086196250325

半導体装置の製造方法

Inventor： 藤田 勝志 ,  佐々木 正義
Applicant, Patent owner： ソニー株式会社
Agent (1)： 尾川 秀昭
Gazette classification：公開公報
Application number (International application number)：1991354643
Publication number (International publication number)：1993166945
Application date： Dec. 18, 1991
Publication date： Jul. 02, 1993
Summary：

【要約】【目的】 コンタクトホール形成後のイオン打込みによるチャージアップを防止する。【構成】 層間絶縁層の形成後コンタクトホール形成前にチャージアップ防止用導電膜を形成する。

Claim (excerpt)：

導電層あるいは導電領域上にそれを覆う絶縁層を形成し、絶縁層にコンタクトホールを形成し、その後、該コンタクトホールを通して上記導電層あるいは導電領域に不純物をイオン打込みし、しかる後、該コンタクトホールを通して上記導電層あるいは導電領域に接続される配線層を形成する半導体装置の製造方法において上記絶縁層の形成後上記コンタクトホール形成前にチャージアップ防止用導電膜を形成する工程を有することを特徴とする半導体装置の製造方法

IPC (2)：

H01L 21/90 ,  H01L 21/265

Patent cited by the Patent：

Cited by examiner (5)

• 特開平1-186668
  
• 特開昭63-318753
  
• 特開平2-116122
  
• 特開平3-203323
  
• 特開平3-270014