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J-GLOBAL ID：200903086246568666

描画処理装置

Inventor： 石川 宏 ,  小野澤 雄二
Applicant, Patent owner： 富士ゼロックス株式会社
Agent (1)： 澤田 俊夫
Gazette classification：公開公報
Application number (International application number)：1998256150
Publication number (International publication number)：2000090237
Application date： Sep. 10, 1998
Publication date： Mar. 31, 2000
Summary：

【要約】【課題】 描画処理装置全体としての回路規模をコンパクトにし、かつ十分な高速処理を実現する。【解決手段】 入力画像データの処理を再構成可能なハードウェア(FPGA)によって実行する。ノンリアルタイムパスとリアルタイムパス両方のパスにおいて共通の再構成可能なハードウェアを使用し、一連の画像処理に必要となる処理ロジックをノンリアルタイムパスとリアルタイムパスを組み合わせてテーブル化したデータとする。書き換え制御手段は、テーブルに基づいてFPGAの書き換えを実行する。また、一連の処理をモジュールとし、FPGAのゲート換算数に基づいてモジュールを適宜組み合わせてFPGAの書き換えを行う。

Claim (excerpt)：

内部素子の接続関係で処理機能が決定される再構成可能なハードウェアによって構成され、ラスター画像データを含む入力画像データを処理し出力デバイスをドライブする描画処理装置において、上記再構成可能なハードウェアを構成要素とし、上記出力デバイスの画像処理速度に同期して処理するリアルタイムパス手段と、上記再構成可能なハードウェアを構成要素とし、上記同期速度より遅い速度で処理するノンリアルタイムパス手段と、上記入力画像データの画像処理サイズと処理内容に基づいて、該画像データの処理を上記リアルタイムパス手段で実行するか、上記ノンリアルタイムパス手段で実行するかを決定するパス決定手段と、上記再構成可能なハードウェアの処理機能を変更するための書き換え制御手段と、を有することを特徴とする描画処理装置。

IPC (3)：

G06T 1/00 ,  B41J 5/30 ,  H04N 1/40

FI (3)：

G06F 15/66 J ,  B41J 5/30 Z ,  H04N 1/40 Z

F-Term (12)：

2C087AB05 ,  2C087BC02 ,  2C087BD01 ,  2C087BD40 ,  2C087DA02 ,  5B057CH07 ,  5B057CH11 ,  5B057CH18 ,  5C077PQ12 ,  5C077PQ23 ,  5C077PQ30 ,  5C077TT02