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J-GLOBAL ID：200903086337900531

トレンチにより制限された分離拡散領域を備えた相補型アナログバイポーラトランジスタ

Inventor：
ウィリアムズ,リチャード・ケイ

About ウィリアムズ,リチャード・ケイ

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コーネル,マイケル・イー

About コーネル,マイケル・イー

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チャン,ワイ・ティエン

About チャン,ワイ・ティエン


Applicant, Patent owner：
アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド

About アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド


Agent (6)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
Gazette classification：公表公報
Application number (International application number)：2004529419
Publication number (International publication number)：2005536060
Application date： Aug. 13, 2003
Publication date： Nov. 24, 2005
Summary：
半導体基板は誘電材料が充填された1対のトレンチを含む。トレンチ間のメサに導入されるドーパントは、基板が熱処理にさらされる際に横方向に拡散するのが制限される。従って半導体素子は基板上でより近接して配置され得、素子の記録密度が向上し得る。また、トレンチにより制限されたドープされた領域が制限されない拡散領域よりも急速に深く拡散し、これにより所望の深さの拡散を完成させるのに必要とされる時間と温度とが減じられる。当該技術はバイポーラトランジスタなどの半導体素子や素子を互いから電気的に分離する分離領域のために用いられ得る。実施例の一群では、埋込層は、メサ内のドーパントよりも慨して低い位置でエピタキシャル層と基板との間の界面に形成される。基板が熱処理にさらされると、2つのドーパントが融合してエピタキシャル層の表面から埋込層へと下方に延在する分離領域またはシンカを形成するまで埋込層が上方に拡散し、メサにおけるドーパントが下方に拡散する。別の実施例においては、最低限の熱収支で深い拡散を達成するために深い注入とトレンチにより制限された拡散との利点を組合せて、ドーパントが数MeVまでの高エネルギで誘電的に充填されたトレンチ間に注入されてから拡散する。
Claim (excerpt)：
半導体構造であって、 半導体基板と、 前記基板の上に形成される第1の導電型のエピタキシャル層と、 前記エピタキシャル層に形成されるトレンチとを含み、前記トレンチは誘電材料を含み、前記半導体構造はさらに、 前記トレンチの側部に隣接する第2の導電型の領域を含む、半導体構造。
IPC (11)：
H01L21/76 ,  H01L21/331 ,  H01L21/8222 ,  H01L21/8228 ,  H01L21/8234 ,  H01L21/8249 ,  H01L27/06 ,  H01L27/082 ,  H01L27/088 ,  H01L29/73 ,  H01L29/732
FI (8)：
H01L21/76 M ,  H01L29/72 P ,  H01L29/72 Z ,  H01L21/76 L ,  H01L27/08 101C ,  H01L27/06 101U ,  H01L27/06 321C ,  H01L27/08 102E
F-Term (53)：
5F003BA21 ,  5F003BA23 ,  5F003BA25 ,  5F003BA27 ,  5F003BJ01 ,  5F003BJ15 ,  5F003BP21 ,  5F032AA35 ,  5F032AA45 ,  5F032AA70 ,  5F032AA77 ,  5F032AB01 ,  5F032BA01 ,  5F032BA05 ,  5F032BB01 ,  5F032CA01 ,  5F032CA03 ,  5F032CA14 ,  5F032CA17 ,  5F032CA18 ,  5F032CA24 ,  5F032CA25 ,  5F032DA23 ,  5F048AA04 ,  5F048AA10 ,  5F048AC03 ,  5F048AC05 ,  5F048AC06 ,  5F048BA02 ,  5F048BA13 ,  5F048BC03 ,  5F048BC07 ,  5F048BD07 ,  5F048BE03 ,  5F048BG13 ,  5F048BH01 ,  5F048CA03 ,  5F048CA04 ,  5F048CA05 ,  5F048CA07 ,  5F048CA12 ,  5F082AA02 ,  5F082BA02 ,  5F082BA05 ,  5F082BA12 ,  5F082BA21 ,  5F082BA41 ,  5F082BA47 ,  5F082BC04 ,  5F082BC09 ,  5F082BC13 ,  5F082EA12 ,  5F082EA27
Patent cited by the Patent：
Cited by examiner (3)
  • 半導体装置の製造方法
    Gazette classification：公開公報   Application number：特願平11-124013   Applicant：日本電気株式会社
  • 特開昭58-100441
  • 特開昭60-186035

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