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J-GLOBAL ID：200903086528635536

半導体装置

Inventor： 片倉 洋
Applicant, Patent owner： 富士通株式会社
Agent (1)： 平戸 哲夫
Gazette classification：公開公報
Application number (International application number)：1994047573
Publication number (International publication number)：1995263577
Application date： Mar. 18, 1994
Publication date： Oct. 13, 1995
Summary：

【要約】【目的】相補型のインバータをクロス接続してなるフリップフロップ回路を設けてなる半導体装置、たとえば、CMOS型のメモリセルを設けてなるSRAMに関し、メモリセルのα線ソフトエラー耐性の強化と、電源線の形成領域の拡大化と、メモリセルの面積の縮小化とを図る。【構成】pMOSトランジスタ7のドレイン(P型拡散層68)と、nMOSトランジスタ9のドレイン(N型拡散層71)と、ポリシリコン層77とを、他の層との接続にコンタクト・ホールを必要としないタングステン層80で接続すると共に、pMOSトランジスタ8のドレイン(P型拡散層70)と、nMOSトランジスタ10のドレイン(N型拡散層73)と、ポリシリコン層76とを、他の層との接続にコンタクト・ホールを必要としないタングステン層81で接続する。

Claim (excerpt)：

ソースを第1の電源電圧(VDD)が供給される第1の電源線(51)に接続され、第1の導電層(57)をゲートとする第1のpチャネル電界効果トランジスタ(53)と、ソースを第2の電源電圧(VSS)が供給される第2の電源線(52)に接続され、前記第1の導電層(57)をゲートとする第1のnチャネル電界効果トランジスタ(55)と、ソースを前記第1の電源線(51)に接続され、第2の導電層(58)をゲートとする第2のpチャネル電界効果トランジスタ(54)と、ソースを前記第2の電源線(52)に接続され、前記第2の導電層(58)をゲートとする第2のnチャネル電界効果トランジスタ(56)と、第1の端部を前記第1のpチャネル電界効果トランジスタ(53)のドレインに接続され、第2の端部を前記第1のnチャネル電界効果トランジスタ(55)のドレインに接続され、第3の端部をコンタクト・ホールを介さずに前記第2の導電層(58)に接続され、一部分(59A)が絶縁層を介して前記第1の導電層(57)上に配置された第3の導電層(59)と、第1の端部を前記第2のpチャネル電界効果トランジスタ(54)のドレインに接続され、第2の端部を前記第2のnチャネル電界効果トランジスタ(56)のドレインに接続され、第3の端部をコンタクト・ホールを介さずに前記第1の導電層(57)に接続され、一部分(60A)が絶縁層を介して前記第2の導電層(58)上に配置された第4の導電層(60)とを設けて構成されていることを特徴とする半導体装置。

IPC (2)：

H01L 21/8244 ,  H01L 27/11