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J-GLOBAL ID：200903086621524817

寄生容量とフィードスルー電圧を低減した薄膜トランジスタ

Inventor： ピン メイ ,  レニ エイ ルジャン ,  ジェイムス ビー ボイス ,  クリストファー エル チュー ,  ミカエル ジー ハック
Applicant, Patent owner： ゼロックス コーポレイション
Agent (1)： 吉田 研二 (外2名)
Gazette classification：公開公報
Application number (International application number)：1998249510
Publication number (International publication number)：1999135802
Application date： Sep. 03, 1998
Publication date： May. 21, 1999
Summary：

【要約】【課題】 薄膜トランジスタでは、ソースまたはドレイン電極とゲート電極間のオーバラップのために、ソース電極とゲート電極間の寄生容量と、フィードスルー電圧が増加する。【解決手段】 半導体基板上に光学フィルタアイランド222を形成する。この光学フィルタアイランド222を利用して、レーザドーピング法を用いて、半導体構造200にソース領域214とドレイン領域218を自己整合的に形成する。そして、ソース領域214上とドレイン領域218上にソース電極224とドレイン電極230を形成する。ソース電極224及びドレイン電極230とゲート領域202とのオーバラップがなくなり、寄生容量とフィードスルー電圧を低減することができる。

Claim (excerpt)：

半導体構造が、第一の面に形成されたゲート領域であって、第一の端面に位置した第一のゲート端と第二の端面に位置した第二のゲート端をもち、前記第一および第二の端面の各々は通常前記第一の面に直交するものであるゲート領域と、前記第一の端面に位置した第一のソース端をもつソース領域と、前記第二の端面に位置した第一のドレイン端をもつドレイン領域、および前記ソースおよびドレイン領域の間に位置した光学フィルタアイランドを有することを特徴とする半導体構造。

IPC (2)：

H01L 29/786 ,  H01L 21/336

FI (2)：

H01L 29/78 616 L ,  H01L 29/78 616 N

Patent cited by the Patent：

Cited by examiner (1)

• 薄膜トランジスタ及びその製造方法
  Gazette classification：公開公報   Application number：特願平5-251503   Applicant：株式会社東芝