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J-GLOBAL ID：200903086642698890

メモリー評価回路

Inventor： 田中 敏昭
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 桑井 清一
Gazette classification：公開公報
Application number (International application number)：1991356074
Publication number (International publication number)：1993174600
Application date： Dec. 20, 1991
Publication date： Jul. 13, 1993
Summary：

【要約】【目的】 本発明の目的は高速メモリーの動作確認を容易に行いかつ、アドレスアクセスタイムを正確に評価することである。【構成】 ラッチ回路11はクロック信号φ11によりアドレス信号IA0〜IAnを保持する。ラッチ回路12はクロック信号φ12によりラッチ回路11の出力信号を保持する。RAM13はアドレス入力A0〜Anをラッチ回路12の出力に接続されている。ラッチ回路14はクロック信号φ13によりRAM13の出力データを保持する。ラッチ回路15は、クロック信号φ14によりラッチ回路14の出力信号を保持する。【効果】 ラッチ回路12がクロック信号φ12によりアドレス信号を出力する時刻と、ラッチ回路14がクロック信号φ13によりRAM13の出力データを取り込む時刻との最小値によりRAM13のアドレスアクセスタイムが正確に評価できる。

Claim (excerpt)：

第1のクロック信号によりアドレス信号を保持する第1のラッチ回路と、第2のクロック信号により第1のラッチ回路の出力信号を保持する第2のラッチ回路と、アドレス入力を有し該アドレス入力を第2のラッチ回路の出力に接続されたメモリーと、第3のクロック信号によりメモリーの出力データ信号を保持する第3のラッチ回路と、第4のクロック信号により第3のラッチ回路の出力信号を保持する第4のラッチ回路とを備えることを特徴とするメモリー評価回路。

IPC (2)：

G11C 29/00 303 ,  H01L 21/66