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J-GLOBAL ID：200903086677870858

ダイナミックランダムアクセスメモリアレイおよびダイナミックランダムアクセスメモリアレイの密度を高める方法

Inventor： ハインツ ヘーニヒシュミット ,  ジョン ドブロス
Applicant, Patent owner： シーメンス アクチエンゲゼルシヤフト ,  インターナショナル ビジネス マシーンズ コーポレーション
Agent (1)： 矢野 敏雄 (外2名)
Gazette classification：公開公報
Application number (International application number)：1998184054
Publication number (International publication number)：1999087641
Application date： Jun. 30, 1998
Publication date： Mar. 30, 1999
Summary：

【要約】【課題】 メモリセルアレイの各セルがワードラインとビットラインでアドレス指定されるダイナミックランダムアクセスメモリのサイズを小さくするため、ビットラインをツイストするために必要とされる面積を最小化するか、あるいはなくしてしまう。【解決手段】 下部金属層と上部金属層と、それらの間に配置された誘電層が設けられている。複数のビットラインのうち第1ビットラインは、下部金属層に実装された下部金属第1ビットライン部分を有し、この下部金属第1ビットライン部分は第1の複数のメモリセルと結合されている。さらに第1ビットラインは、上部金属層に実装された上部金属第1ビットライン部分も有しており、この上部金属第1ビットライン部分は、誘電層を貫通する第1コンタクトにより下部金属第1ビットライン部分と結合されている。この第1コンタクトはアクティブエリアのうちの1つと配置されている。

Claim (excerpt)：

メモリセルアレイが設けられており、該アレイにおける個々のセルは、複数のワードラインと複数のビットラインによりアドレス指定可能であり、該メモリセルは前記アレイのアクティブエリアに配置されており、前記メモリセルアレイは第1メモリセルストリップを有している、ダイナミックランダムアクセスメモリアレイにおいて、下部金属層と、該下部金属層の上に配置された上部金属層と、これら下部金属層と上部金属層との間に配置された誘電層とが設けられており、前記複数のビットラインのうち第1ビットラインは、前記下部金属層に実装された下部金属第1ビットライン部分と、前記上部金属層に実装された上部金属第1ビットライン部分を有しており、前記下部金属第1ビットライン部分は、第1メモリセルストリップにおける第1の複数のメモリセルと結合されており、前記上部金属第1ビットライン部分は、前記誘電層を貫通する第1コンタクトにより前記下部第1金属ビットライン部分と結合されており、該第1コンタクトは前記アクティブエリアのうちの1つの上に配置されていることを特徴とする、ダイナミックランダムアクセスメモリアレイ。

IPC (2)：

H01L 27/108 ,  H01L 21/8242

Patent cited by the Patent：

Cited by examiner (3)

• 特開平4-094569
  
• 特開平2-146769
  
• 特開平3-278573