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J-GLOBAL ID：200903086737912148

半導体装置の製造方法

Inventor：
野口 靖夫

About 野口 靖夫


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 五十嵐 省三
Gazette classification：公開公報
Application number (International application number)：1996302509
Publication number (International publication number)：1998135506
Application date： Oct. 28, 1996
Publication date： May. 22, 1998
Summary：
【要約】【課題】 フォトダイオードの反射防止層の厚さを最適にできず、この結果、フォトダイオードの感度がばらついていた。【解決手段】 P-型半導体基板1、N型エピタキシャル層3上に、反射防止層としてのシリコン酸化層7及びシリコン窒化層10を形成する。シリコン酸化層7下のエピタキャル層3にP+型拡散層8aを形成する。反射防止層上には、シリコン窒化層17のドライエッチングの際のバッファ層としてシリコン酸化層14aを設ける。シリコン酸化層14aは最終的にウェットエッチングにより除去される。
Claim (excerpt)：
第1の導電型の半導体基板(1)上に該第1の導電型の反対の第2の導電型のエピタキシャル層(3)を形成する工程と、該エピタキシャル層上に第1の酸化層(7)を形成する工程と、該第1の酸化層下の前記エピタキシャル層に前記第1の導電型の不純物拡散層(8a)を形成する工程と、前記第1の酸化層上に第1の窒化層(10)を形成する工程と、該第1の窒化層上に第2の酸化層のパターン(14a)を形成する工程と、該第2の酸化層のパターン上に少なくとも第2の窒化層(17)を形成し、該第2の酸化層のパターン上の該第2の窒化層の一部を選択的にドライエッチング法に除去して開口部(19a)を形成する工程と、前記第2の窒化層をマスクとして前記開口部の前記第2の酸化層のパターンをウェットエッチング法により除去する工程とを具備する半導体装置の製造方法。
IPC (2)：
H01L 31/10 ,  H01L 21/3065
FI (2)：
H01L 31/10 A ,  H01L 21/302 J
Patent cited by the Patent：
Cited by examiner (2)

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