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J-GLOBAL ID：200903086754618210
積層セラミック回路基板の製造方法
Inventor：
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Applicant, Patent owner：
Gazette classification：公開公報
Application number (International application number)：1994144953
Publication number (International publication number)：1996018234
Application date： Jun. 27, 1994
Publication date： Jan. 19, 1996
Summary：
【要約】【目的】 一主面に形成した表面配線パターンを積層体の表面と同一平面とし、他方主面側の積層体の表面に積層歪みが発生しない積層セラミック回路基板を提供する。【構成】本発明は、一方の主面側の表面配線パターン4となる導体膜40を形成した支持基板15上に、(1)光硬化可能なモノマーを有するセラミックスリップ材の塗布・印刷・乾燥処理で塗布膜10a〜10eを形成し、(2)前記塗布膜10a〜10eにビアホール導体3となる貫通穴30を形成するために、選択的な露光処理・現像処理し、(3)ビアホール導体3となる導体31及び又は内部配線パターン2となる導体膜20を形成するために、貫通凹部30に導電性ペーストを充填し、塗布膜10a〜10e上に導電性ペーストの印刷形成し、前記(1)〜(3)の工程を順次繰り返し、積層体1を形成する工程とを含む積層セラミック回路基板の製造方法である。
Claim (excerpt)：
複数のセラミック層を積層して成る積層体内に、ビアホール導体を含む所定の内部配線パターンを配置し、積層体の主面に表面配線パターンを形成して成る積層セラミック回路基板の製造方法において、導電性ペーストの印刷・乾燥処理によって一方の主面側の表面配線パターンとなる導体膜を形成した支持基板上に、(1)光硬化可能なモノマーを有するセラミックスリップ材の塗布・印刷・乾燥処理しセラミック層となる塗布膜を形成する工程と、(2)前記塗布膜にビアホール導体となる貫通凹部を形成するために、選択的な露光処理・現像処理する工程と、(3)ビアホール導体となる導体及び又は内部配線パターンとなる導体膜を形成するために、貫通凹部に導電性ペーストを充填し、塗布膜上に導電性ペーストの印刷形成する工程と、上記(1)〜(3)の工程を順次繰り返えし、積層体を形成する工程と、前記支持基板上から一方の主面側の表面配線パターンを含む積層体を剥離する工程と、前記積層体を焼成する工程とを含む積層セラミック回路基板の製造方法。
IPC (2)：
Patent cited by the Patent：
Cited by examiner (5)
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