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J-GLOBAL ID：200903086888175595

半導体デバイスの製造方法

Inventor： レーンデルト デ ブルイン
Applicant, Patent owner： エヌ・ベー・フイリツプス・フルーイランペンフアブリケン
Agent (1)： 杉村 暁秀 (外5名)
Gazette classification：公開公報
Application number (International application number)：1992062416
Publication number (International publication number)：1993090204
Application date： Mar. 18, 1992
Publication date： Apr. 09, 1993
Summary：

【要約】 (修正有)【目的】 接点孔に導電材料を堆積して得られる、半導体デバイスにおける電気的接点の品質を向上させる。【構成】 絶縁層(11)を有し、この絶縁層を経て下側領域(14)の露出表面個所(14a) を画成する絶縁材料の側壁(13)を規定する開口(12)を形成してある表面構体(10)を有し、前記露出表面個所及び側壁上に活性層(15)を設け、この活性層上に導電材料を堆積して開口内に導電領域を形成するに当り、前記側壁の活性材料(15a) の特性が前記露出表面個所(14a) の活性材料(15b) の特性とは異なるように前記活性層を設け、前記導電材料を堆積する前記活性層を選択的にエッチングして、開口の側壁から活性材料(15a)を除去し、表面個所の活性材料(15b) だけを残存させる。

Claim (excerpt)：

主表面に絶縁層を含む表面構体を有し、該絶縁層を経てこの絶縁層の下側領域の露出表面個所を画成する絶縁材料の側壁を規定する開口を形成した半導体本体を準備する工程と、前記露出表面個所及び前記開口の側壁上に活性層を設ける工程と、該活性層の上に導電材料を堆積して、前記開口内にて前記下側領域と電気的に接触する導電領域を形成する工程とを具えている半導体デバイスの製造方法において、前記側壁における活性層材料の特性が前記露出表面個所における活性層材料の特性とは異なるように前記活性層を設け、且つ前記導電材料を堆積する前に前記活性層を選択的にエッチングして、前記開口の側壁から活性層材料を除去することを特徴とする半導体デバイスの製造方法。

IPC (2)：

H01L 21/28 301 ,  H01L 21/90

Patent cited by the Patent：

Cited by examiner (5)

• 特開昭59-150421
  
• 特開昭61-156731
  
• 特開昭53-060567
  
• 特開昭59-072133
  
• 特開昭58-209122