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J-GLOBAL ID：200903086928870208

電界効果トランジスタ及びその製造方法

Inventor： 大野 泰夫 ,  笠原 健資 ,  国弘 和明 ,  高橋 裕之
Applicant, Patent owner： 日本電気株式会社
Agent (1)： ▲柳▼川 信
Gazette classification：公開公報
Application number (International application number)：1998319704
Publication number (International publication number)：2000150538
Application date： Nov. 11, 1998
Publication date： May. 30, 2000
Summary：

【要約】【課題】 ON状態及びOFF状態、両者でのドレイン耐圧を向上させ、高出力FETを実現する。【解決手段】 バリア層となるp型層12及びn型層11を設け、高耐圧化へ必要なp型層バッファに付随する負バイアス時のホールのリークを抑制し、また正バイアス時のホールの排出を効率的に行うことができる。p型層バッファでOFF時の耐圧を上げ、ホールの排出でON時の耐圧を上げ、p型層からのリークがないのでドレイン電流の低下が無く、電流面、電圧面の両者で高出力化が実現できる。

Claim (excerpt)：

第1導電型のチャネル層と、第2導電型の基板と、この基板と前記チャネル層との間に設けられ空乏化した第1導電型の空乏化半導体層と、前記空乏化半導体層と前記基板との間に設けられポテンシャル障壁を形成する第1導電型層及び第2導電型層とを含み、前記第1導電型層及び第2導電型層により形成されたポテンシャル障壁が、前記チャネル層のチャネルをカットオフするのに必要なバイアスよりも過大な電圧をゲート電極に印加した場合でも第2導電型電荷が前記基板から前記ゲート電極の方向へ流出するのを妨ぐ障壁として働くようにしたことを特徴とする電界効果トランジスタ。

IPC (2)：

H01L 21/338 ,  H01L 29/812

FI (2)：

H01L 29/80 B ,  H01L 29/80 U

F-Term (8)：

5F102FA01 ,  5F102GB02 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ05 ,  5F102GK05 ,  5F102GL05 ,  5F102GQ01