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J-GLOBAL ID：200903087041830500
プログラマブル・ゲート・アレイの操作方法
Inventor：
Applicant, Patent owner：
Agent (1)：
上野 英夫
Gazette classification：公開公報
Application number (International application number)：1996128310
Publication number (International publication number)：1997120416
Application date： May. 23, 1996
Publication date： May. 06, 1997
Summary：
【要約】【課題】FPGAを操作して、その最適により、エッジによって接続された複数の頂点を有するグラフの望ましいパーティショニングが表される関数を計算する方法が提供される。【解決手段】本発明の一実施例によれば、FPGAは、複数のセルを有する区画状態レジスタを備える。各セルは、グラフの頂点の1つに対応し、対応する頂点の現在割り当てられている区画を表す番号を記憶するために用いられる。個々の区画に対する頂点の割り当ては、コスト関数が最小になるように行われる。頂点の任意の割り当てに関して、FPGAは、FPGAから構成される2つの回路を利用して、コスト関数の計算を行う。第1の回路は、異なる区画に属する頂点を接続するエッジ数を計算する。第2の回路は、個々の区画のサイズが互いに異なる程度を表した数を計算する。理想のパーティショニングは、これら計算された数の重み付きの和を最小化するパーティショニングである。
Claim (excerpt)：
その最適により、エッジによって接続される複数の頂点を有するグラフのパーティショニングが表される関数の計算を行う、フィールド・プログラマブル・ゲート・アレイ(FPGA)を操作するための方法であって、複数のセルを有し、前記各セルが前記頂点の1つに対応し、前記頂点の現在割り当てられている区画を表した番号を記憶している、区画状態レジスタ(PSR)と、異なる区画の頂点を接続するエッジの和を計算するための回路と、区画が備えているサイズの相違度を表した値を計算するための回路と、を設けるように、前記FPGAを構成することを特徴とする操作方法。
IPC (3)：
G06F 17/50
, G06F 7/00
, H03K 19/177
G06F 15/60 654 D
, H03K 19/177
, G06F 7/00 E
