Pat

J-GLOBAL ID：200903087102189420

半導体装置の製造方法

Inventor： 立岡 一樹 ,  広瀬 正則 ,  金澤 邦彦
Applicant, Patent owner： 松下電子工業株式会社
Agent (1)： 小鍜治 明 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992276933
Publication number (International publication number)：1994132432
Application date： Oct. 15, 1992
Publication date： May. 13, 1994
Summary：

【要約】【目的】 均一性および制御性に優れた、プレーティドヒートシンク(PHS)を有する高出力GaAsFETおよびICの製造方法を提供する。【構成】 半導体素子部1を形成している基板2の第一の主面側のチップ分離ラインにエッチングによって所定の幅および深さの分離溝を形成する工程と、前記第一の主面とは反対側の第二の面側を研磨することにより前記分離溝に達しない所定の厚さになるまで基板2を薄くする工程と、さらに第二の面側のチップ分離溝の形成されていない所に蒸着,メッキ,エッチング等の方法によりヒートシンクとなる金属層8(PHS)を形成する工程と、さらにこの部分より、基板2を分離溝に達するまでエッチングすることによってチップを分離する工程とを含む製造方法。

Claim (excerpt)：

半導体素子部を形成した基板の第一の主面の、チップ分離ラインにエッチングによって所定の幅および深さの分離溝を形成する工程と、前記基板をその基板の第二主面側から、第一主面側に形成された前記分離溝底部に達しないように、所定の厚さになるまで薄くする工程と、前記基板第二主面に蒸着,メッキ等の方法によりヒートシンクとなる金属層を形成する工程と、その金属層上の、前記第一主面に形成された分離溝に対応する領域にパターンの窓が開くようにレジストパターンを形成する工程と、その窓の部分の前記金属層を除去する工程と、その金属層が除去された領域の基板第二主面から前記分離溝に達するまでエッチングすることによって各チップに分離する工程とを有することを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 23/36 ,  H01L 21/338 ,  H01L 29/812

FI (2)：

H01L 23/36 Z ,  H01L 29/80 B