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J-GLOBAL ID：200903087243252010

メモリセルのアレイを含む電気的にプログラム可能な読出し専用メモリ装置をシリコン基板に製造する方法

Inventor： ビーン-ヨン・ケイ・ウー ,  グレゴリー・アトウッド ,  ステファン・ケイ-シイ・レイ ,  ティ・シィ・オン
Applicant, Patent owner： インテル・コーポレーション
Agent (1)： 山川 政樹
Gazette classification：公開公報
Application number (International application number)：1992352930
Publication number (International publication number)：1993259475
Application date： Dec. 14, 1992
Publication date： Oct. 08, 1993
Summary：

【要約】【目的】 ビット線を形成するときフィールド酸化物領域を除去しないようにする。【構成】 シリコン基板内にくぼんだフィールド酸化物領域を形成する工程を含む、高密度の電気的にプログラム可能な読出し専用メモリを製造する方法である。細長い平行な語線スタックを基板の表面の上に形成する。それらの垂直スタックの間の開口部にイオンを打ち込むことによりソース領域とドレイン領域を形成する。次に、それらの開口部に、ウェハーがほぼ平らになるまで金属層を充填する。次に、その金属層をパターン化してドレイン接点パッドとVss相互接続片を形成する。それらのVss相互接続片は、近接するメモリセルを絶縁するフィールド酸化物領域を横切って、近接するソース領域に接触する。

Claim (excerpt)：

(a)シリコン基板の上にゲート酸化物を形成する工程と、(b)前記ゲート酸化物の上の各メモリセルのための浮動ゲート部材を形成する工程と、(c)アレイ内の前記メモリセルの行のための制御ゲートとして機能して、誘電体層により前記浮動ゲート部材から絶縁されるポリシリコン語線をおのおの含む前記浮動ゲート部材の上に複数の細長い、平行な、離隔されたスタックを形成する工程と、(d)第1のドーパントを、前記基板の前記スタックを分離するスペース内に注入してソース領域とドレイン領域を前記基板内に形成する工程と、(e)前記スタックの側面に側壁絶縁層を形成する工程と、(f)前記スペースの中に金属層を充填する工程と、(g)前記金属層をパターン化して前記ソース領域と前記ドレイン領域へ自己整列させられた接点を形成し、その際、隣接するメモリセルの間に延びて隣接する共通ソース領域間を相互接続する工程と、を備える、メモリセルのアレイを含む電気的にプログラム可能な読出し専用メモリ装置をシリコン基板に製造する方法。

IPC (3)：

H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2)：

H01L 29/78 371 ,  H01L 27/10 434